KR930022593A - 반타원형 게이트 트랜지스터 제조방법 - Google Patents

반타원형 게이트 트랜지스터 제조방법 Download PDF

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KR930022593A KR1019920006161A KR920006161A KR930022593A KR 930022593 A KR930022593 A KR 930022593A KR 1019920006161 A KR1019920006161 A KR 1019920006161A KR 920006161 A KR920006161 A KR 920006161A KR 930022593 A KR930022593 A KR 930022593A
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라사균
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문정환
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    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
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Abstract

본 발명은 반타원형 게이트 트랜지스터 제조방법에 관한 것이다. 이 방법은(1) 반도체 기판상에 웰, 필드 옥사이드 및 문턱 전압조절용 이온주입작업 후, 나이트라이드 필름을 데포지션하고, 나이트라이드 필름을 필드영역 위에만 남도록 패터닝하는 단계, (2)제1산화막을 2000A°이상 두께로 데포지션하고, 나이트라이드 필름을 데포지션하는 단계, (3)게이트 마스킹 작업을 하고 나이트라이드와 약간의 제1산화막을 드라이 에치하는 단계, (4)제1산화막을 습식식각하여 게이트가 형성될 반도체기판이 충분히 들어나기 하는 단계, (5)게이트 옥시데이션 작업을 하여 게이트 산화막을 형성하고, 게이트로 사용될 대 제1폴리실리콘을 데포지션하여 게이트산화막위에 삼각형태의 게이트폴리를 형성하는 단계, (6)제1폴리실리콘 에치 백 잡업을 한후, 마스킹 작업없이 나이트라이드와 제1산화막을 드라이 에치 하는 단계, (7)게이트 폴리 옥시데이션 작업을 하고, 캡게이드 옥사이드로 쓸 CVD 옥사이드를 데포지션하는 단계, (8)오우버사이즈 게이트 마스킹 작업 및 에치 작업을 하여 캡 게이트 옥사이드를 형성하는 단계, (9)폴리실리콘 셀렉티브 에피공정을 실시하여 소오스/드레인 영역을 형성하는 단계를 포함하여 이루어지는 반 타원형 게이트 트랜지스터 제조.

Description

반타원형 게이트 트랜지스터 제조방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2도는 본 발명의 제조방법을 설명하기 위한 도면.

Claims (5)

  1. 반타원형 게이트 트랜지스터 제조방법에 관한 것이다. 이방법은(1) 반도체 기판상에 웰, 필드 옥사이드 및 문턱 전압조절용 이온주입작업 후, 나이트라이드 필름을 데포지션하고, 나이트라이드 필름을 필드영역 위에만 남도록 패터닝하는 단계, (2)제1산화막을 2000A°이상 두께로 데포지션하고, 나이트라이드 필름을 데포지션하는 단계, (3)게이트 마스킹 작업을 하고 나이트라이드와 약간의 제1산화막을 드라이 에치하는 단계, (4)제1산화막을 습식식각하여 게이트가 형성될 반도체기판이 충분히 들어나기 하는 단계, (5)게이트 옥시데이션 작업을 하여 게이트 산화막을 형성하고, 게이트로 사용될 데 제1폴리실리콘을 데포지션하여 게이트산화막위에 삼각형태의 게이트폴리를 형성하는 단계, (6)제1폴리실리콘 에치 백 작업을 한후, 마스킹 작업없이 나이트라이드와 제1산화막을 드라이 에치 하는 단계, (7)게이트 폴리 옥시데이션 작업을 하고, 캡게이트 옥사이드로 쓸 CVD 옥사이드를 데포지션하는 단계, (8)오우버사이즈 게이트 마스킹 작업 및 에치 작업을 하여 켑 게이트 옥사이드를 형성하는 단계, (9)폴리실리콘 셀렉티브 에피공정을 실시하여 소오스/드레인 영역을 형성하는 단계를 포함하여 이루어지는 반타원형 게이트 트랜지스터 제조.
  2. 제1항에 있어서, 제(6)단계에서 제1폴리실리콘 에치 백 작업을 한 후, 필드지역만 마스킹 작업을 하고 나이트라이드와 제1산화막을 에치하는 것이 특징인 반 타원형 게이트 트랜지스터 제조방법.
  3. 제1항에 있어서, 제(9)단계에서 폴리실리콘 셀렉티브 에피 공정은 언도프트 셀렉티브에피 형성하고 소오스/드레인 마스킹 작업 및 이온 임플랜트 작업을 실시하는 것이 특징인 반 타원형 게이트 트랜지스터 제조방법.
  4. 제1항에 있어서, 제(9)단계에서 폴리실리콘 셀렉티브 에피 공정은 도프트 셀렉티브 폴리실리콘 형성작업을 하고 소오스/드레인 마스킹 작업 및 이온 임플랜트 작업을 하는것이 특징인 반 타원형 게이트 트랜지스터 제조방법.
  5. 제1항에 있어서, 제(4)단계후 (5)단계전에 N소오스/드레인 임플랜트 작업을 하는 것이 특징인 반타원형 게이트 트랜지스터 제조방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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