JPH0394479A - 感光性を有する半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は感光性半導体装置の高性能化を可能にするデバ
イス構造に関する。

〔従来の技術〕

ソース，ドレイン間にオフセット部を有し、この部分に
光を導入するホトトランジスタが特願昭６３−２４４１
６７に記載されている。

〔発明が解決しようとする課題〕

上記先願に記載した技術は薄膜トランジスタをつくるの
と全く同じプロセスで作ることが出来、１ヶのトランジ
スタが感光性，スイッチング特性，増幅特性を有するも
ので極めて有効なものである。

しかし、上記ホトトランジスタはドレイン電流のオン，
オフ比が現在のところ１０３程度であり、ホトトランジ
スタを集積化するような場合には更に高いオンオフ比を
実現することが必要となる。

本発明はドレイン電流のオンオフ比の大幅な増大を目的
とするものである。もちろん感光性半導体装置としての
特性、すなわち光感度特性，スイッチング特性，増幅特
性，応答特性等においても優れ、製作方法も比較的容易
な感光性半導体装置を提供することを目的とする。

〔課題を解決するための手段〕

上記目的を達成するために電界効果トランジスタのゲー
ト電極部に新しい構造を導入したものである。すなわち
ゲート電極あるいはその一部を感光性を有する半導体で
構或したものである。

さらに、ゲート電極を金属もしくは透明電極もしくは低
抵抗半導体により構成し、これに接続した半導体領域を
設置しこれを感光性とすることとしたものである。

感光性半導体としては製作方法が比較的容易で，感度の
高い非晶質シリコンを用いた。

大面積化に対応するために、非晶質シリコン薄膜トラン
ジスタを電界効果トランジスタとして用いた。また、セ
ンサの高感度化，高速化のためにＭＯＳＦＥＴを電界効
果トランジスタとして用いた。

〔作用〕

ゲート電極あるいはゲート電極に隣接した感光性半導体
領域は入射した光によって抵抗が変化する。この抵抗変
化は電圧変化におきかえられるので、電界効果トランジ
スタのゲート電圧を変調することができる。

すなわち入射光量の変化は感光性半導体領域の抵抗変化
に変換され、さらにこの抵抗変化がゲート電圧の変化を
通してドレイン電流を変調することになるので，微小な
光の変化を大きな電流（電圧）変動として外部へ取り出
すことができる。

トランジスタのオン，オフ電流はゲート電圧によって制
御されるため抵抗変化範囲を適切に選ぶことにより大き
なオンオフ比を実現することができる。

〔実施例〕

以下、本発明の一実施例を第１図により説明する。第工
図は本実施例の感光性半導体装置の断面図を示したもの
である。

まず製造方法について述べる。ガラス基板１上に水素化
非晶質シリコン（ａ−Ｓｉ：Ｈ）２を厚さ６００ｎｍで
堆積する。堆積方法はプラズマＣＶＤ法であり、真空容
器中にモノシラン（Ｓ　ｉ　Ｈ．）をベースにしたガス
を導入し、ＲＦ／｛ワーを加えることによりプラズマを
形或し、これにより分解したＳｉおよび水素が基板上に
堆積するものである。この場合ａ−Ｓｉ　（ａ−Ｓｉ：
Ｈの略記）が形威されるが、ホスフイン（ＰＨ３）を導
入すれば燐をドープしたｎ型のａ−Ｓｉを形戒すること
ができる。またジボラン（ＢｔＨｇ）を導入すればボロ
ンをドープしたＰ型のａ−Ｓｉを形成することができる
。またＳｉＨ．とともに窒素やアンモニアを導入すれば
絶縁膜である窒化シリコン膜ＳｉＮ膜が形成できる。ａ
−Ｓｉ堆積時の基板温度は２００℃，堆積速度はｌλ／
ｓｅｅすなわち６００ｎｍを堆積するのに要する時間は
１００分である。

本実施例のオーミックコンタクト層３は燐をドープした
ｎ型のａ−Ｓｉであり、感光性半導体として動作するａ
−Ｓｉ２に引き続き堆積される。

つぎにゲート電極形或用にクロム層（Ｃｒ）を厚さ１５
０ｎｍでスパッタ蒸着した後、第１図に示したようにパ
ターニングする。電極のエッチング後これをマスクにし
てｎ型ａ−Ｓｉもエッチングする。残ったｉ層領域は電
極間を接続する抵抗として働く。

ついで、プラズマＣＶＤ法により絶縁膜としてＳｉＮ膜
７を３００ｎｍ厚で堆積し、引き続きａ−Ｓｉ膜８，ｎ
型ａ−Ｓｉ層９を堆積する。ａ一Ｓｉ膜８の厚さは５０
ｎｍで薄膜トランジスタ（ＴＰＴ）のチャネル層となる
。膜厚が薄いため光をほとんど吸収せずしたがって入射
光による影響は少ない。ａ−Ｓｉ８，ｎ型ａ−Ｓｉ９を
島状にパターニングした後、ソース，ドレイン電極を形
或するためにＣ　ｒ　／　Ａ　Ｑをスパッタ蒸着する。

Ｃｒ厚はｌｏｏｎｍ．Ａｆｌは３００ｎｍである。

パターニング後エッチングしてソース電極１０，ドレイ
ン電極１１を形或する。ｎ型ａ　−　Ｓ　ｉはソース，
ドレイン電極をマスクにしてエッチオフする。

ソース電極は第１図に示すようにゲート電極５より後退
して形成してある。入射光１２を半導体層２へ導入する
ためである。ドレイン電極１１はゲート電極５と電極６
の間のギャップをカバーするように形成される。すなわ
ち入射光は電極５と電極６の間の半導体層には達しない
。

第ｌ図の感光性半導体装置の動作を第２図（ａ）の等価
回路を用いて説明する。ＴＦＴ１３のソースｌＯを基準
電位（通常はアース電位）に設定し、ドレイン１１には
ドレイン電圧１０ｖを印加する。

ＴＰＴのチャネル長は１０μｍ、チャネル幅は１００μ
ｍでＷ／Ｌ＝１０である。一方ゲート電極は制御電極４
を−１０Ｖとし、制御電極６は３０Ｖに設定する。ＴＰ
Ｔのゲート電極５に印加される電圧は入射光１２の強弱
によりＩＯＶから−１０■まで変化する。すなわち光が
当らないときにはゲート５の電圧は抵抗１４と抵抗１５
の光が当たっていない値により分圧された電圧となる。

第１図の半導体層２の抵抗１４，１５に寄与する領域を
同寸法に設定（長さ１０μｍ，幅１００μｍ）して分圧
すると，入射光のないときゲート５に印加される電圧は
ＩＯＶである。一方、入射光が十分の強度である場合は
抵抗ｌ５に対応する半導体領域の抵抗は十分小さくなり
、抵抗工４に対してほとんど無視できる。したがって、
ゲート５に現れる電圧は〜−１０ｖとなる。

以上見たようにゲート５にかかる電圧は光入射の有無に
より−１０Ｖから１０ｖまで大きく変化する。したがっ
てＴＦＴ１３のドレイン電流もこれにより大幅に変化す
ることになる。ドレイン電流の変化は６桁以上となり、
オン電流はこの場合Ｉｄ＝５μＡであった。この場合光
とドレイン電流はいわば逆位相となっている。すなわち
光の入射時にドレイン電流は低くなり、光が入射しない
時にドレイン電流は高いレベルとなる。光とドレイン電
流の関係を同位相とするには電極にかける電圧をかえれ
ばよい．すなわち、電極４にＩＯＶ、電極６に−３０Ｖ
を印加すれば、ゲート５には光入射時に＋１０Ｖ、光が
入射しない時−１０Ｖが印加されることになる。つまり
光入射時はドレイン電流が流れ、光が入射しない時は電
流が流れない。

第２図（ｂ）は、第１図のホトセンサを４×２のアレー
状に配置した等価回路図である。端子１０に電圧を順次
印加した端子４，６に一定電圧を印加して、端子１ｌに
現われる信号をシフトレジスタＳＲで出力するものであ
る。また、端子１０に一定電圧を印加して，端子４，６
を順次駆動してもよい。

第３図は本発明の別の実施例を示したものである。まず
，ガラス基板ｌ上の所望の部分に遮光膜ｌ６を形戊する
。この上を絶縁膜でカバーする。

絶縁膜の種類は無機膜としての二酸化硅素Ｓｉｎ２を用
いたが、透明ＰＩＱ絶縁膜等の有機膜を用いることもで
きる。いずれの場合も同様な結果を得ることができた。

この上に光感度を有する半導体としてａ　−　Ｓ　ｉ　
２を堆積し、第ｌ図の実施例と同様ＴＰＴを更に上部に
形成する。第３図の実施例では第一の実施例と異なり、
チャネル半導体膜８形或後、保護絶縁膜ｌ８を堆積する
。これをエッチ後、オーミックコンタクト層９、ソース
ドレイン電極１０．１１を形戒しＴＰＴを完或する。

動作は第２図に示したと同様に行い、良好な特性を得る
ことができた。

本実施例では、遮光膜１６を設けているので、ガラス基
板下側から、光を入射させることができる。

この実施例では抵抗工４と１５は同一材料すなわちａ−
Ｓｉで構成する例のみを示したが、これは別材料で構戒
してもよい。また非線型抵抗であってもよい（たとえば
負荷ＭＯＳ型）。

第４図は本発明の別の実施例を示したものである。

本実施例が上記実施例と異なる点は上記実施例において
はＴＰＴのチャネル下部のゲート電極を金属で構成して
いたのに対し，本実施例は光導電体のような光感度を有
する半導体により構成されている点である。

ＴＰＴの動作はつぎのようになる。入射光がないとき、
半導体２にはホトキャリアが生或されず抵抗が高い。し
たがってゲート絶縁膜を介してＴＰＴのチャネル領域に
誘起される電圧が低く、チャネルにキャリアが誘起され
ずよってＴＰＴはオフ状態となる。

一方、十分な入射光がある場合には半導体２の抵抗は生
成されたホトキャリアにより十分低くなり、半導体８と
絶縁膜７の界面には十分な電圧およびキャリアが誘起さ
れる。ソース電極１０を接地し、ドレイン電極１ｌにＶ
ｄ＝１０Ｖを印加し、ゲート電極４，６にＶ　ｇ　＝　
２　０　Ｖを印加した。このようなバイアス条件におい
てはソースとゲートの間に２０Ｖ．　ドレインとゲート
の間に１ｏｖの電圧が印加される。ソース，ゲート間の
２０Ｖはａ−Ｓｉチャネル層８，ゲー１−絶縁膜層７，
半導体層２の三層に印加される。電極４と６の間におい
ても同様である。光の入射がないときには半導体層が横
に伸びている分、半導体層２にかかる電圧或分が大きく
チャネルには十分なキャリアが誘起されない。しかし光
入射が十分なときは半導体層２には、キャリアが発生し
、絶縁膜７と半導体層２の界面にホールが蓄積される。

すなわちソース，ゲート間電圧は有効にゲート絶縁膜に
かかりチャネル層８にもキャリアが誘起され電流が流れ
ることになる。すなわちＴＰＴはオン状態となる。

以上の効果を更に高めるためにはゲート電極４，６上の
半導体層の抵抗も下った方が望ましい。このためにはゲ
ート電極が透明電極（たとえばＳｎＯ２，ＩＴ○）で構
威されていればよい。

第４図の実施例において電極４と電極６の電圧は等しく
するのが通常の使用方法である。電極４と６は同一電極
に接続する方法もありうる。しかし、２つの電極にかけ
る電圧を別個に設定することにより，応用範囲を広げる
ことができる６また、これにより感光性半導体装置の特
性を改善することも可能である。

同様の考え方を別の実施例で示したのが第５図，第６図
である。第５図においてはゲート電極が１個の構成とし
たものである。ゲート電極６をソー入側に設ける場合と
ドレイン側に設ける場合がある。このような構或をとる
ことにより、配線相互のショート等が生じにくくなり，
製造が容易になる。さらに第６図はゲートの電極を２個
設けるものであるが、ＴＰＴとはオフセットとしておく
ものである。オフ電流の低減効果がある。第７図は電極
３ヶと電極に印加する電圧を変えることにより動作範囲
を拡大したものである。このような構成をとることによ
り、光１２１，１２２を別の信号とし、電極４，５．６
に別々の信号電圧を加えることにより、応用範囲を広げ
ることができる。

これらの変形は他にも各種（たとえば第７図あるいは第
工図において電極６を省略した構造等）考えることがで
きるが、用途に応じて最適のものが選択される。

第８図は本発明の別の実施例を示したものである。その
具体的構成を第９図に示す．Ｓｉ基板２０（Ｐ型）に拡
散層（あるいはイオンインプラ層）２１．２２　（ｎ型
領域）を形或する。これは通常のＭＯＳＦＥＴをつくる
工程と同じであり、ソース，ゲート，ドレイン電極を作
製するのも同じである。

但し、ゲート電極は第１図の実施例と同様ａ−Ｓｉ感光
層１７を通して接続される。印加電圧は５■程度あるい
はそれ以下となる。ａ−Ｓｉに光が入射するとこの抵抗
が変化し、抵抗１４（遮光領域）との分圧による電圧が
ゲートに印加されドレイン電流が変調される。

以上，本発明を実施例に即して述べて来たが本発明はこ
れに限定されるものではない。

ＴＰＴはａ−Ｓｉ以外にもａ−Ｓｉ系合金（ａ−ＳｉＧ
ｅ，ａ−ＳｉＣ等）でもよく、■一■族でも、ＩＩ−Ｖ
Ｉ族でもよい。ＦＥＴもＳＬＭＯＳＦＥＴだけでな＜　
Ｊ　Ｆ　Ｅ　Ｔ　，　ＧａＡｓＭＥＳＦＥＴ等であって
もよい。ｎチャンネル，ｐチャンネル，エンハンスメン
ト，デプリーションいずれでもよい。

光導電体はａ−Ｓｉでも、Ｓｓ系非晶質でもこれ以外の
カルコゲナイド半導体，Ｓｉ，ＩＩＩ−Ｖ族，ＩＩ−Ｖ
Ｉ族であってもよい。

絶縁膜もＳ　ｉ　Ｎ，　Ｓ　ｉ　Ｏ，，　Ｔａ，○，，
Ａｆｌ２０，有機物およびこれらの組合せであっても問
題はない。

また、本発明は単体感光性半導体装置に限定されるもの
ではなくアレイ化センサとしても極めて有効である。一
次元センサアレイ，二次元センサアレイ等に有効である
。第工０図は二次元センサアレイ（２×２マトリクス）
の一例を示したものである。第４図の実施例によるホト
センサをアレイ化したものである。

〔発明の効果〕

本発明は、以上説明したように構成されているので以下
に記載されるような効果を有する。

ゲート電極に光に感度を有する半導体を用いることによ
り、光の強弱に応じた電圧をゲート電極に印加すること
ができ、光の変化を有効にドレイン電流の変化に変換す
ることができる。また光照射下においてもゲート電圧が
負の場合はドレイン電流が流れない。したがってセンサ
のＯＮ，ＯＦＦ比を大きくとることができる。つまり電
圧のＯＮ，ＯＦＦおよび，電圧ＯＮ時の光のＯＮ，ＯＦ
Ｆによるドレイン電流の比が大きくとれるという太きな
効果を有する。更に光によって生ずる抵抗の変化を利用
しているため、光のＯＮ，ＯＦＦに対するスピードが速
いという効果を有する。

さらにａ　−　Ｓ　ｉを用いることにより光感度の高い
感光性半導体装置を実現でき低照度において高いＳＮ比
を得ることができる．またａ−Ｓｉは大面積、長尺化に
適しており、比較的簡単なプロセスで感光性半導体装置
をつくることができるのでアレイ化センサを容易につく
ることができる効果を有する． 本センサはゲート電極構造に関するものであるのでＭＯ
ＳＦＥＴ等との結合が比較的容易に行えるという利点も
有する。また大抵の場合透明電極が必要でないためプロ
セスが簡単になるという効果も有する．

【図面の簡単な説明】

第ｌ図，第３＠乃至第７図は本発明のＴＦＴ系実施例の
断面図、第２図は第１図の実施例の等価回路図、第８図
、第９図は本発明のＭＯＳＦＥＴ系実施例の断面図、第
１０図は本発明のアレイ化実施例の図面である。 １・・・基板、２・・・半導体、３・・・オーミックコ
ンタクト、４・・・電極，５・・・ゲート、６・・・電
極、７・・・絶縁膜、８・・・半導体，９・・・オーミ
ックコンタクト、１０・・・ソース、１■・・・ドレイ
ン，１２・・・入射光、１３・・・ＴＦＴ，１４・・・
抵抗、１５・・・光可変抵抗、１６・・・遮光膜，１７
・・・絶縁膜、■８・・・保護絶縁膜、２０・・・シリ
コン基板、２１・・・ソース拡Ｆ’ｌｌＭ、２２・・・
トレイン拡散層、２３・・・ゲート絶縁膜、２４・・・
ソース電極、２５・・・ゲート電極，２６・・・ドレイ
ン電極、２７・・・裏面電極、２８・・・信号側駆動回
路、２９・・・走査側駆動回路、３ｏ・・・信号バスラ
イン、第　１　口 ８２ （α） 図 め ３ （２） ／８ 橡詩比採膿 冫ケ 雨 ２ 図 （ｂ） 閉 ４ ？■■ 藁 ５ 図 め ３ 図 猶 ９ 回 囁 ｌθ 回 ２１１

Claims (1)

1. 【特許請求の範囲】 １、電界効果トランジスタのゲート電極あるいはゲート
   電極の一部を感光性を有する半導体で構成したことを特
   徴とする感光性半導体装置。 ２、電界効果トランジスタのゲート電極に接続された半
   導体領域を設置し、この半導体領域全部あるいは一部が
   感光性を有することを特徴とする感光性半導体装置。 ３、電界効果トランジスタが薄膜トランジスタであるこ
   とを特徴とする特許請求の範囲第２項記載の感光性半導
   体装置。 ４、電界効果トランジスタがＭＯＳＦＥＴであることを
   特徴とする特許請求の範囲第２項記載の感光性半導体装
   置。 ５、感光性半導体が非晶質シリコンであることを特徴と
   する特許請求の範囲第２項乃至第４項のいずれかに記載
   の感光性半導体装置。 ６、電界効果トランジスタが非晶質シリコンを用いた薄
   膜トランジスタであることを特徴とする特許請求の範囲
   第２項、第３項、第５項のいずれかに記載の感光性半導
   体装置。