JP2860138B2 - 半導体装置およびこれを用いた光電変換装置 - Google Patents

半導体装置およびこれを用いた光電変換装置

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Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は半導体装置およびこれを用いた光電変換装置
に関するものである。
［従来の技術］ 従来より高速化、高増巾率化、耐圧性を有する半導体
装置としてバイポーラトランジスタ（以下、BPTと略記
する）が知られている。
従来のBPTとして、中でもDOPOS BPT（Doped Poly Si
licon BPT）が、接合のシャロー化および高集積化の点
で優れたBPTとして知られている。
従来、この種のBPTには、ポリシリコンエミッタ領域
と単結晶エミッタ領域との間に膜厚〜10Å程度の自然酸
化物が介在していた。また、1000℃以上の熱処理によ
り、この酸化膜が破れたり、ボール状になったりしてい
ることがある。
第１図は、従来のBPTの一例を説明するための概略断
面図である。図において、１はシリコン等の半導体から
なる基板、２はn+埋め込み領域、３は不純物濃度の低い
n-領域、４はベース領域となるｐ領域、５はエミッタ領
域となるn+領域、６はチャンネル・ストップとなるｎ領
域、７はバイポーラトランジスタのコレクタ抵抗を下げ
るためのn+領域、８はポリシリコンエミッタ領域と単結
晶エミッタ領域との間に形成された酸化膜（SiO2）、10
1,102,103,104は夫々素子、電極および配線をそれぞれ
分離するための絶縁膜、200−１〜200−３は夫々金属、
シリサイド、ポリサイド等により形成された電極であ
る。
ここで、基板１は、例えばシリコン基板中にリン
（Ｐ）、アンチモン（Sb）、ヒ素（As）等の不純物をド
ープしてｎ型とされるか、あるいは、ボロン（Ｂ）、ア
ルミニウム（Al）、ガリウム（Ga）等の不純物をドープ
してｐ型とされている。埋め込み領域２は、必ずしもあ
る必要はないが、コレクタ抵抗を下げるためには設ける
ことが好ましい。n-領域３はエピタキシャル技術等によ
り形成される。ベース領域４には、ボロン（Ｂ）、ガリ
ウム（Ga）、アルミニウム（Al）等がドープされてい
る。エミッタ領域５としては、多結晶または単結晶シリ
コンが用いられる。
このようなBPTにおいては、ベースとエミッタとの界
面に生じた自然酸化膜により価電子帯に形成される電位
障壁によってベースからエミッタへの正孔の浸入を阻止
することができ、このため、電流増幅率を向上させるこ
とができるという長所を有している。
第２図は、第１図に示した従来の半導体装置のＡ−
Ａ′断面の深さ方向における、自然酸化膜の存在する場
合における通常動作時の電位を模式的に示す電位図であ
る。図において、WEはエミッタ中性領域の厚さを示し、
WBはベース中性領域の厚さを示している。また、図に示
したように、エミッタ領域とベース領域との間に自然酸
化物が部分的に形成されていることにより、WE′の位置
に電位障壁が存在する。
このような従来の半導体装置において、ベース電流
は、主として以下に示す成分からなる。
まず、ベースからエミッタへの正孔の拡散電流は、自
然酸化膜が存在し電位障壁が存在する場所では、 JB1＝（ｑ・ni 2・DP/NE・LP） ×tanh（WE′/LP）［exp（VBE/kT）−１］ …１−（１） 式で近似的に表される電流成分になる。
一方、自然酸化膜がない場所のベースからエミッタに
注入されるベース電流JB1は、次式で表される。
JB1＝（ｑ・ni 2・DP/NE・LP） ×coth（WE/LP）［exp（VBE/kT）−１］…１−（２） 多結晶の粒径が大で、WB≪LPの近似ができる場合は、 JB1′≒（ｑ・ni 2・DP/NE・WE）［exp（VBE/kT）−１］ …１−（３） となる。すなわち、JB1′はエミッタ厚みWEに逆比例
し、WEを減少させるとJB1′が増加する。従って、半導
体装置の高集積化を図るにつれて、JB1′は増加し、電
流増幅率hFEは小さくなる。
一方、粒径が小さい多結晶シリコンであり、WE≧LPを
満たすときは、拡散長LPが小さいためcoth（WE/LP）≒
１となり、 JB1′≒（ｑ・ni 2・DP/NE・LP）［exp（VBE/kT）−１］ …１−（４） となる。LPが小さいためJB1′は大きくなる一方、LPが
多結晶シリコンの結晶粒の大きさや形成条件により変化
し、また、自然酸化膜の破壊のされ方によりベース電流
は大きく影響されBPTの個々のバラツキの原因となり、
また安定性の低下の原因ともなる。
また、エミッタから注入された電子の再結合電流は JB2＝（ｑ・ni 2・Dn/NB・Ln） ×［｛cosh（WB/LN）−１｝／［sinh（WB/LN）｝］ ×［exp（VBE/kT）−１］ …１−（５） で表される。
一方、コレクタ電流は JC＝（ｑ・ni 2・Dn/NB・Ln）×［cosech（WB/LN）］ ×［exp（VBE/kT）−１］ …１−（６） となる。ここで、ｑは電荷、niは真性半導体電荷密度
（Si）、NEはエミッタの不純物密度、NBはベースの不純
物密度、DPは正孔の拡散係数、DNは電子の拡散係数、LP
は正孔の拡散長（≒（DPτＰ）1/2）、LNは電子の拡散
長、（≒（DNτＮ）1/2）,kはボルツマン定数、Ｔは絶
対温度、VBEはベース・エミッタ順バイアス電子であ
る。なお、τＰおよびτＮは正孔および電子の少数キャ
リア寿命である。
第３図の模式的説明図に従来のBPTの別の構成を示
す。第３図に示されるBPTと第１図に示されるBPTとの違
いは、第３図に示されるBPTにはポリシリコンエミッタ
領域と単結晶エミッタ領域との間に自然酸化膜が存在し
ていない点である。その他の部分について付される引出
し番号は第１図と同じ番号のものは同じ番号を付してあ
る。
第３図に示されるBPTでのベース電流の主原因は１−
（３）式で表わされる電流となる。特に高集積、高密度
化した装置において、接合を浅化した場合、この電流は
非常に大きくなり、hFEが低下するので電流駆動能力が
低下する。また、エミッタが全部単結晶となるBPTは、
高集積化した場合、著しいhFEの低下が生ずる。
［発明が解決しようとする課題］ このような従来のBPTでは、エミッタ領域５の不純物
濃度は1019〜1021cm-3、ベース領域の不純物濃度は1016
〜1018cm-3、コレクタ領域の不純物濃度は1014〜1016cm
-3程度であった。
しかし、このようなBPTにおいては、エミッタ領域の
不純物濃度が高い（1019cm-3以上）ためにバンドギャッ
プのナローイングが起こり、このためエミッタからベー
スへのキャリアの注入効率が低下する場合がある（すな
わち電流増幅率hFEが下がる）という課題もあった。
また、ベースの不純物濃度が低いために、低温（例え
ば77K以下）では、BPTの正常動作が維持できない場合が
あるという課題もあった。
高密度化のため接合の浅化を行ったBPTにおいては、
エミッタ・コレクタのパンチスルーを防止するためには
ベースの不純物濃度を大きくする必要がある。しかし、
この場合には、ベース・エミッタ間の耐圧が低下し、さ
らにベース・エミッタ間のキャパシタンスが大きくなる
という、新たな課題が発生する。
また、酸化膜による電位障壁は、価電子帯のみならず
伝導帯にも形成されるので、エミッタ中の多数キャリア
である電子の流れの障害ともなり、電流増幅率hFEの電
流依存性に傾きを生じる原因ともなっていた。
また、自然酸化膜が均一に生成することが困難であ
り、さらに熱処理により破壊されたり、ボール状になる
ことにより、ベース電流が変化する。この現象が各々の
BPTにおいて均一な現象とならずに、バラツキが生じる
ため、BPTの特性にバラツキが生じるという課題も有し
ていた。
特に、個々のBPTの特性バラツキが問題となる線形I
C、光電変換装置（エリアセンサ、ラインセンサ）等に
おいては、この影響が顕著であり、重要視されていた。
特に、個々のバラツキはBPTをセンサセルに用いた光
電変換装置においては雑音の主原因となり、大きな問題
である。
本発明は、従来技術の上述した課題を解決するために
なされたものであり、電流増幅率hFEが高く、低温でも
安定に動作させることができる半導体装置およびそれを
用いた光電変換装置を提供することを目的とする。
本発明は、電流増幅率が高く、かつ、電流増幅率の電
流依存性に傾きを生じるといった課題や特性にバラツキ
が生じるといった課題のない半導体装置およびこれを用
いた光電変換装置を提供することを目的とする。
［課題を解決するための手段］ 本発明に係る第１の半導体装置は、第１導電型のエミ
ッタ、第２導電型のベース、第１導電型のコレクタを有
し、少なくともエミッタとベースの接合面はそれぞれSi
より形成され、前記エミッタの該Siにより形成された領
域上に多結晶あるいは単結晶のSi1-xCx（0.0125≦ｘ≦
0.5）が形成され、かつ、前記Siにより形成された領域
と前記多結晶あるいは単結晶のSi1-xCxにより形成され
た領域との接合がグレーディッドヘテロ接合であること
を特徴とする。
また、本発明に係る第１の光電変換装置は、上記第１
の半導体装置を用いたことを特徴とする。
本発明に係る第２の半導体装置は、第１導電型のエミ
ッタと第２導電型のベースと第１導電型のコレクタとを
少なくとも有する半導体装置であって、少なくとも前記
エミッタのベースとの接合界面はSiにより形成され、該
エミッタ中の該Siにより形成された領域の上に多結晶あ
るいは単結晶のSi1-xCx（0.0125≦ｘ≦0.5）が形成さ
れ、前記Siにより形成された領域と前記多結晶あるいは
単結晶のSi1-xCxにより形成された領域との接合が、グ
レーディッドヘテロ接合であり、少なくとも前記エミッ
タ中の該Siにより形成された領域と接するベース領域が
ＢおよびGeを添加された単結晶のSiにより形成され、前
記Ｂの濃度が１×1018cm-3以上であることを特徴とす
る。
また、本発明に係る第２の光電変換装置は、上記第２
の半導体装置を用いたことを特徴とする。
本発明に係る第３の半導体装置は、第１導電型のエミ
ッタと第２導電型のベースと第１導電型のコレクタとを
少なくとも有する半導体装置であって、少なくともエミ
ッタとベースの接合界面の該エミッタ側の一部がSiによ
り形成され、該エミッタ中の該Siにより形成された領域
の上に多結晶あるいは単結晶のSi1-xCx（0.0125≦ｘ≦
0.5）が形成され、該ベースは少なくとも前記エミッタ
の該Siにより形成された領域と接してSi1-yGey（０＜ｙ
＜１）により形成された領域を有し、前記エミッタの前
記Siにより形成された領域と前記多結晶あるいは単結晶
のSi1-xCxにより形成された領域との接合および該エミ
ッタの前記Siにより形成された領域と前記Si1-yGeyによ
り形成された領域との接合の少なくとも一方が、グレー
ディッドヘテロ接合であることを特徴とする。
また、本発明に係る第３の光電変換装置は、上記第３
の半導体装置を用いたことを特徴とする。
本発明に係る第４の半導体装置は、第１導電型のエミ
ッタ、第２導電型のベース、第１導電型のコレクタを有
し、少なくともエミッタとベースの接合面の近傍がSiよ
り形成され、前記エミッタの該Siにより形成された領域
上に多結晶あるいは単結晶のSi1-xCx（0.0125≦ｘ≦0.0
75）が形成され、かつ、前記Siにより形成された領域と
前記多結晶あるいは単結晶のSi1-xCxにより形成された
領域との接合がグレーディッドヘテロ接合であることを
特徴とする。
また、本発明に係る第４の光電変換装置は、上記第４
の半導体装置を用いたことを特徴とする。
本発明に係る第５の半導体装置は、第１導電型のエミ
ッタと第２導電型のベースと第１導電型のコレクタとを
少なくとも有する半導体装置であって、少なくともエミ
ッタとベースの接合界面の近傍がSiにより形成され、該
エミッタ中の該Siにより形成された領域の上に多結晶あ
るいは単結晶のSi1-xCx（0.0125≦ｘ≦0.075）が形成さ
れ、前記Siにより形成された領域と前記多結晶あるいは
単結晶のSi1-xCxにより形成された領域との接合が、グ
レーディッドヘテロ接合であり、少なくとも前記エミッ
タ中の該Siにより形成された領域の下がＢおよびGeを添
加された単結晶のSiにより形成され、前記Ｂの濃度が１
×1018cm-3以上であることを特徴とする。
また、本発明に係る第５の光電変換装置は、上記第５
の半導体装置を用いたことを特徴とする。
本発明に係る第６の半導体装置は、第１導電型のエミ
ッタと第２導電型のベースと第１導電型のコレクタとを
少なくとも有する半導体装置であって、少なくともエミ
ッタとベースの接合界面の該エミッタ側の一部がSiによ
り形成され、該エミッタ中の該Siにより形成された領域
の上に多結晶あるいは単結晶のSi1-xCx（0.0125≦ｘ≦
0.075）が形成され、少なくとも前記エミッタの該Siに
より形成された領域の下がSi1-yGey（０＜ｙ＜１）によ
り形成され、前記Siにより形成された領域と前記多結晶
あるいは単結晶のSi1-xCxにより形成された領域との接
合および前記Siにより形成された領域と前記Si1-yGeyに
より形成された領域との接合の少なくとも一部が、グレ
ーディッドヘテロ接合であることを特徴とする。
また、本発明に係る第６の光電変換装置は、上記第６
の半導体装置を用いたことを特徴とする。
本発明に係る第７の半導体装置は、一定のエネルギー
バンドギャップを有する第１導電型の第１のエミッタ領
域と、前記第１のエミッタ領域より広いバンドギャップ
を有し、該第１のエミッタ領域とグレーディッドヘテロ
接合する第１導電型の第２のエミッタ領域と、前記第１
のエミッタ領域に接して設けられ該第１のエミッタ領域
と同じでかつ一定のエネルギーバンドギャップを有する
第２導電型のベース領域と、前記ベース領域に接して設
けられた第１導電型のコレクタ領域とを有し、前記第２
のエミッタ領域の部分は少なくとも50Åの厚さを有する
ことを特徴とする。
本発明に係る第８の半導体装置は、一定のエネルギー
バンドギャップを有する第１導電型の第１のエミッタ領
域と、前記第１のエミッタ領域より広いバンドギャップ
を有し、該第１のエミッタ領域とグレーディッドヘテロ
接合する第１導電型の第２のエミッタ領域と、前記第１
のエミッタ領域に接して設けられ該第１のエミッタ領域
より狭いエネルギーバンドギャップを有する第２導電型
の第１のベース領域と、前記第１のベース領域の周りに
配された第２導電型の第２のベース領域と、前記第１お
よび第２のベース領域にそれぞれ接して設けられた第１
導電型のコレクタ領域とを有し、前記第２のエミッタ領
域の部分は少なくとも50Åの厚さを有することを特徴と
する。
［実施態様例］ 以下、本発明の好ましい実施態様例を具体的に説明す
る。
本発明は上記した従来のBPTが有する諸問題を解決
し、上記目的を達成するために、少なくともエミッタと
ベースの接合面はそれぞれSiにより形成され、前記エミ
ッタの該Siにより形成された領域上に多結晶あるいは単
結晶のSi1-xCx（0.0125≦ｘ≦0.5）が形成され、かつ、
前記Siにより形成された領域と前記多結晶あるいは単結
晶のSi1-xCxにより形成された領域の接合をグレーディ
ッドヘテロ接合とした構成のBPTとした。
また、この際、少なくとも前記エミッタ中の該Siによ
り形成された領域の下がＢおよびGeを添加された単結晶
のSiにより形成されることは好ましい。
上記Si1-xCxにより形成された領域は第４図の模式的
切断面図に示されるSiC領域401である。（第４図におい
て第１図と同じ引出し番号は同じものを示している） また、前記Si1-xCxにより形成された領域は、イオン
注入法により形成することができる。
前記Si1-xCxの液晶比ｘは0.0125≦ｘ≦0.5とするのが
望ましい。
また、前記Si1-xCxの液晶比ｘは、0.0125≦ｘ≦0.075
とするのがより好ましい。
前記Ｃ、ＢおよびGeの添加は、イオン注入法によりお
こなうことができる。
前記Si1-xCxにおけるＣの濃度は、６×1020cm-3以上
とするのが好ましい。
前記エミッタにおける不純物濃度は１×1019cm-3以下
とするのが望ましい。
前記ＢおよびGeを添加された多結晶あるいは単結晶の
SiにおけるＢの濃度をNBとし、Geの濃度をNGeとしたと
き、NGe＞8.25NBとするのが望ましい。
また、前記エミッタの前記Si1-xCxにより形成された
領域上には、高濃度不純物層を有することは好ましい。
そして上記高濃度不純物層は、Si1-xCx（ｘ＞0.012
5）により形成することは好ましい。
イオン注入法のよると、C,Ge等のドープが正確に行な
うことができ、液晶の成分を所望どおりに正確に設定す
ることができるので大変好ましい。
特に、イオン注入によりSi1-xCx領域を作成するのは
本発明において非常に効果的である。
本発明は、上述の酸化膜を除去し、かつ、エミッタ中
に炭素を含有する領域を設けたものである。
すなわち本発明は、まず、エミッタ領域とベース領域
との間に形成された自然酸化膜を除去することにより上
述の電位障壁を導電帯側、価電子帯側ともに取り除き、
次に、エミッタ中に炭素を含有する領域を設けることに
より価電子帯側に電位障壁を形成したものである。
従って、本発明によれば、酸化膜が形成されていない
ことによりBPT間の特性バラツキを除去することがで
き、かつ、価電子帯に電位障壁が形成されていることに
より電流増幅率を大きくすることができる。
また、本発明は、少なくともエミッタとベースの接合
界面の該エミッタ側の一部がSiにより形成され、該エミ
ッタ中の該Siにより形成された領域の上に多結晶あるい
は単結晶のSi1-xCx（0.0125≦ｘ≦0.5）が形成され、該
ベースは少なくとも前記エミッタの該Siにより形成され
た領域と接してSi1-yGey（０＜ｙ＜１）により形成され
た領域を有し、前記エミッタの前記Siにより形成された
領域と前記多結晶あるいは単結晶のSi1-xCxにより形成
された領域との接合および該エミッタの前記Siにより形
成された領域と前記Si1-yGeyにより形成された領域との
接合の少なくとも一方が、グレーディッドヘテロ接合で
ある構成のBPTとすることで上記諸問題を解決し、また
上記目的を達成する。
模式的切断面図を第12図に示す。なお、説明は後述す
る。
前記Si1-xCxにより形成された領域および前記Si1-yGe
yにより形成された領域の少なくとも一方は、イオン注
入法により形成されることが望ましい。
上記Si1-xCxにおけるＣの混晶比ｘも、0.0125≦ｘ≦
0.075であるのが好ましい。
上記Si1-yGeyにおけるGeの液晶比ｙは、0.0625≦ｙ≦
0.375とされるのが好ましい。
また、前記Si1-yGeyにより形成された領域は、前記エ
ミッタ中の前記Siにより形成された領域の下にのみ選択
的に形成されることが望ましい。
本発明は、従来エミッタ領域とベース領域との間に形
成されていたシリコン酸化膜を除去し、エミッタ領域中
に炭素を含有する領域（Si1-xCx領域）を設け、さら
に、少なくともベース領域にGeをドープしてSi1-yGey混
晶領域を形成したものである。
すなわち本発明は、まず、エミッタ領域中に形成され
た酸化膜を除去することにより上述の電位障壁を導電帯
側、価電子帯側ともに取り除き、次にエミッタ中に炭素
を含有する領域を設けることにより価電子帯側に電位障
壁を形成し、さらに、ベースにSi1-yGey混晶により形成
された領域を設けてエミッタからベースへの注入キャリ
アを増加させたものである。
従って、本発明によれば、酸化膜が形成されていない
ことによりBPTの特性バラツキを除去することができ、
かつ、価電子帯に電位障壁を形成したことおよびエミッ
タからベースへの注入キャリアを増加させたことにより
電流増幅率を大きくすることができる。
以下、本発明について詳細に説明する。
（Si1-xCx領域） 本発明はSi1-xCx領域を形成することにより、エミッ
タ中に電位障壁を作成し、ベースからエミッタ中に電位
障壁を作成し、ベースからエミッタに注入されるキャリ
アの拡散を抑え、（１）式で表される電流JB1を小さく
するものである。すなわちLP≫WE′の条件下では、 tanh（WE′/LP）＝WE′/LP≪１ となり、JB1は小さくすることができる。
以下、本実施態様例について詳細に説明する。
価電子帯側にのみ電位障壁が形成された場合の、ベー
ス電流、コレクタ電流の解析的理論式は、以下のように
なる。但し、エミッタのWEの先は、金属でコンタクトす
るものとする。
まず、ベース電流は、主として、ベースからエミッタ
への正孔の拡散電流 JB1＝（ｑ・ni 2・DP/NE・LP） ×tanh（WE′/LP）［exp（VBE/kT）−１］ …２−（１） と（但し、ΔE1≫kT）、エミッタから注入された電子の
再結合電流 JB2＝｛ｑ・ni 2・Dn・exp（ΔE2・kT）/NB・Ln） ×［｛cosh（WB/LN）−１｝／｛sinh（WB/LN）｝］ ×［exp（VBE/kT）−１］ …２−（２） よりなる。
一方、コレクタ電流は JC＝｛ｑ・ni 2・Dn・exp（ΔE2・kT）/NB・Ln｝ ×｛cosech（WB/LN）｝ ×｛exp（VBE/kT）−１｝ …２−（３） で表わされる。
ここで、ｑは電荷、niは真性半導体電荷密度（Si）、
NEはエミッタの不純物密度、NBはベースの不純物密度、
DPは正孔の拡散係数、DNは電子の拡散係数、LPは正孔の
拡散長（≒（DPτＰ）1/2）、LNは電子の拡散長、（≒
（DNτＮ）1/2）,kはボルツマン定数、Ｔは絶対温度、V
BEはベース・エミッタ順バイアス電子である。なお、τ
ＰおよびτＮは正孔および電子の少数キャリア寿命であ
る。
すなわち、本発明では、LP≫WE′の条件下では、 tanh（WE′/LP）＝WE′/LP≪１ …２−（４） となり、JB1を小さくすることができる。また、2WE′≦
LPであれば効果は、いっそう大きくなる。なお、本発明
では、エミッタは単結晶により形成されることがより望
ましい。多結晶により形成した場合、LPが小さく、また
結晶粒の大きさの変化や熱処理プロセスによる再結晶化
等のため単結晶に比べて特性の安定性に欠けるからであ
る。
（グレーディッドヘテロ接合） 次に、本発明の特徴の一つである、傾斜型ヘテロ接合
（グレーディッド型）について説明する。
エミッタにイオン注入するカーボンの量を増加してゆ
き、熱処理を行なうとSiCが作成される。ドープ量の中
間では、Si1-xCxで表わされ、ｘ≦0.5の範囲となる。Si
Cの禁止帯幅は通常2.1eV程度が与えられている。SiCに
おいては、伝導帯と価電子帯の両方共、Siとは一致せ
ず、このため、伝導帯の差ΔECと価電子帯での差ΔEVを
両方とも有している。
各種データはあるが、ほぼ、ΔEC≒0.3〜0.4eV、ΔEV
≒0.5〜0.6eV近傍と考えてよい。SiとＣとの混晶におい
ては、ΔECとΔEVは、近似的にｘに比例して、徐々に変
化する。
まず、グレーディット接合でない場合、すなわち、バ
ンドが不連続である場合について説明する。バンドが不
連続である場合は、ΔECとΔEVがキャリアの流れに重要
な影響を及ぼし、エミッタ電子流とベースから注入され
る正孔の大きな障害となる。
第６図は、ｎ−Siとｎ−Si1-xCxの接合を階段的に作
成した場合のｎ−ｎヘテロ接合のバンド図である。第６
図中示す如く、伝導帯側不連続ΔECと価電子帯側不連続
ΔEVが生じている。
ｎ−Si1-xCxのバンドギャップをEg1、フェルミレベル
をEF1、ｎ−ＳのバンドギャップをEg2、フェルミレベル
をEF2とすると、次式が成りたつ。
Eg1−Eg2＝ΔEC＋ΔEV …２−（５） ヘテロ接合では、それぞれを分離したときの、フェル
ミレベルの高い方から電子の移動がおこり、その界面に
空乏層が生じる。説明を簡単にするために、それぞれの
材料で、伝導帯Evからフェルミレベルまでのエネルギー
差が同じにすると、第６図に示すSi1-xCx側からの電子
の障壁高さはΔEC/2である。また、電位障壁の厚さは不
純物密度に依存する。例えば、ｘ＝0.5の場合はΔEC/2
＝0.15〜0.2eVもあり、エミッタ電子流の大きな障害と
なる。一方、ベースから注入される正孔は、実質的にΔ
Ev＋ΔECに近い大きな障壁によって、ほぼ完全に阻止さ
れる。
一方、傾斜型ヘテロ接合（グレーディット型）の場合
は、伝導体での電位障壁は近似的に次式で表わされるよ
うになり、ほとんど問題にならなくなる。
ΔEC（ｘ）＝（ΔEC/2） ×［１＋tanh｛（ｘ−x0）/L）｝］ …２−（６） ここに、x0はグレーディッド領域の中心、Ｌはグレー
ディッド領域の実効長さである。
第７図は、伝導帯の電位の変化の一例を示すグラフで
あり、Ｌ＝0,10,25,50Åの場合について示している。Ｌ
＝50Åともなるとほぼ直線的にバンドが変化しているこ
とがわかる。本発明ではSi中にC+をイオン注入するた
め、ほぼ全域がグレーディッド領域となり、このため伝
導帯側の障壁は生じない。
次に、Ｃ濃度の上限および下限について説明する。
Ｃの上限は、SiCとなる濃度である。すなわち、ｘで
表わすとｘ＝0.5であり、カーボン濃度で表わすと、Si
の濃度が５×1022cm-3であるため、Ｃの濃度は５×1022
cm-3である。これ以上のＣを導入すると過剰カーボンが
生じ、結晶性が悪化する。ただし、以下の理由により、
ｘ≦0.075であることがより望ましい。
Ｃの濃度がSiの濃度と同程度になると、SiCの多結晶
が内部に生成される。その中間ではSiCの多結晶が部分
的に形成され得る。従って、エミッタを形成するSi1-xC
xのストレスを少なくするためには、Ｃは少ない方が結
晶的にみれば望ましい。
ΔEgは0.1eV程度あれば十分である。ΔEg＝0.1eVであ
れば、exp（−0.1/kT）＝0.018となり、電子と通過率は
２％程となる。すなわち、Si1-xCxの結晶比ｘで表せば
ｘ≒0.05程度、Ｃ濃度で表せばピーク値で2.5×1021cm
-3であれば充分な阻止能力を有する。また、ヘテロBPT
のΔEgが0.15以上であるとft特性が飽和するので、この
点からはｘ≦0.075であることが望ましいといえる。
また、Ｃの下限は正孔の阻止能力により決定される。
電位障壁を越える確率は、 Ｐ（ｈ）＝exp｛−（Eg1−Eg2）/kT｝ …２−（７） に近似できるので、Eg1−Eg2≧kTであれば本発明の効果
を得ることができる。
室温ではkT＝0.025eVであるから、室温でのSi1-xCxの
ｘの下限は、SiCとSiのバンドギャップ差を1eVとすれ
ば、ｘ≧0.0125となる。低温動作の場合には、ｘの下限
はkTに応じて下がる。室温での下限値をＣ濃度で表す
と、Ｃ≧６×1020cm-3となる。
次に、Si1-xCx領域の形成方法について説明する。
Si1-xCxは、ＣをSi中にイオン注入により形成するこ
とが好ましい。
カーボンの注入をイオン注入によって行なった場合、
表面から一定の深さの所に最大濃度を有し、表面の濃度
が低くなるようにすることができる。そのため、Si1-xC
x領域と金属電極200−１とのオーミック抵抗を、Siと金
属電極とのオーミック抵抗と同等にすることができる。
このためには、表面のSi1-xCxの組成はΔEg＜kTとなる
ような組成であればよく、すなわちｘ＜0.0125以下であ
ればオーミック抵抗の増加は問題とならない。
第８図に、C+を50kV,1×1016cm-2のドーズ量でイオン
注入し、SIMSにより分析した例を示す。第８図に示され
たように、Ｃは表面から1000Å付近にピーク濃度１×10
21cm-3を有し、幅は2000Å程度である。表面でのＣの濃
度は、ピークより一桁程度低いので、表面層は非常にSi
に近い。例えば、ピークにおいてｘ＝0.1であれば、表
面ではｘ＝0.01程度となる。
（エミッタの不純物濃度） 本発明では、エミッタの不純物濃度は、１×1019cm-3
以下とするのが望ましい。これは、バンドギャップナロ
ーイングがおこらないようにするためである。
まず、バンドギャップナローイングについて説明す
る。
高密度の不純物密度を含むｎ型半導体ではドナー準位
の幅が広がり、ドナー帯となって、本来の半導体の伝導
帯とエネルギー的につながってしまい、縮退伝導帯を形
成する。その結果、バンド端テーリングが起こり、バン
ドギャップはEgからEg′になり、ΔEg＝Eg−Eg′のバン
ドナローイングが起こる。
また、ｐ型半導体の高密度ドーピングにおいては、価
電子帯の方で同様のバンド・テーリングが生じ、バンド
幅（禁止帯幅）Egのナローイングが生ずる。バンド・ナ
ローイングの値は、近似的に次式で表わすことができ
る。
ΔEg＝（3q2/16πεｓ）×（q2N/εskT）1/2 …２−（８） ここで、ｑは電荷、εｓは半導体誘電率、ｋはボルツ
マン定数、Ｔは絶対温度、Ｎは不純物密度である。
また、半導体がSiで、かつ室温の場合、 ΔEg＝22.5（N/1018）1/2meV …２−（９） である。したがって、Ｎ＝１×1018cm-3とすると、ΔEg
＝22.5meVとなる。また、バンドギャップ・ナローイン
グが起こったときの本質的なキャリア密度ni′２は、ナ
ローイングがない場合のキャリア密度をni 2とした場
合、 ni′２＝ni 2exp（ΔEg/kT） …２−（10） となる。
このようなバンドギャップナローイングがおこらない
ようにするためには、エミッタの不純物濃度を限定する
ことが望ましい。以下、この限定について詳細に説明す
る。
まず、エミッタの不純物濃度の下限について説明す
る。
上述のように、コレクタ電流は第２−（６）式で表わ
されるが、WB≪Ln、VBE≫kTの条件下では、 Jc＝｛（ｑ・ni 2・Dn）/NB・WB）｝exp（VBE/kT） …２−（11） となる。通常、この式がなりたつのは少数キャリア近似
の ND≫（ni 2/NB）exp（VBE/kT） …２−（12） （NDはエミッタの不純物濃度） がなりたつ範囲であり、これがくずれる領域がこのトラ
ンジスタの電流駆動限界となる。
従って、（ni 2/NB）exp（VBE/kT）をエミッタ濃度ND
でおきかえた、 Jc≒ｑ・（Dn/WB）・ND …２−（13） が、このトランジスタのエミッタ濃度規定の電流駆動限
界となる。
通常のトランジスタにおいては、Jcとして１×104〜1
05A/cm2は必要である。
Dn＝（kT/q）μｎであるからμｎとして従来のデータ
を用いてDnを計算し、WB＝0.05,0.1,0.2μｍとしてNDの
下限を計算すると、第10図のようになる。
集積回路では少なくとも2V以上の耐圧は必要である
が、安全のためには、エミッタ−ベース間の印加電圧を
3Vとし、電界ε＝1MV/cmとした場合のエミッタの不純物
濃度の下限よりも高い濃度とすることが望ましい。なぜ
なら、実際の半導体装置等ではエミッタサイズが小さく
なり（例えば３×３μm2等）、かつエミッタ接合の深さ
が浅く（例えば0.5μｍ近傍以下）になると、エミッタ
周辺の電流が影響して電流が大となるからである。
つぎに、エミッタの不純物濃度の上限について説明す
る。
ｐ−ｎ接合の最大電界（段階接合近似）εｍと空乏層
幅Ｗは、次式で示すことができる。
εｍ＝［｛2q（Vbi＋Ｖ）／εｓ｝｛（NB・ND）／（NB＋ND）｝］1/2 …２−（14） εｍ＝［｛２εs/q｝｛（NB・ND）／（NB＋ND）｝｛Vbi＋Ｖ｝］1/2 …２−（15） 但し、Vbiは拡散電位、εｓは誘電率、NBはベース濃
度、NDはエミッタ濃度、Ｖは印加電圧である。
第11図は、εｍ＝1MV/cmとした場合のベース濃度NBと
エミッタ濃度NDの関係を示すグラフであり、印加電圧Ｖ
＝１、２、３、4.5Vについて示した。例えば、印加電圧
を3V以上とする場合、ベース濃度が１×1018cm-3では、
エミッタ濃度は4.5×1018cm-3以下とすればよい。ま
た、ベース濃度が５×1018cm-3であればエミッタ濃度は
１×1018cm-3以下、ベース濃度１×1019cm-3であれば９
×1017cm-3以下とすればよい。さらに、ベース濃度を１
×1018cm-3以上とするとエミッタ濃度は4.5×1018cm-3
以下がよいことになり、これが好ましい上限である。
また、加圧電圧が2.5Vで、εｍ＝1MV/cmの場合にはエ
ミッタ濃度は１×1019cm-3となり、この場合はこれが好
ましい上限となる。
（ベースの不純物濃度） まず、ボロン（Ｂ）の不純物濃度について、説明す
る。
本発明では、ベース中のＢの濃度を高くすることによ
り、バンドギャップナローイングを起こし、これによ
り、エミッタからのキャリアの注入効率を向上させ、併
せて低温下でのキャリアの凍結を防止する。以下、詳細
に説明する。
上述の２−（５）式において、exp（ΔEg/kT）の項
は、ベースの不純物密度を増加させることによる、バン
ドギャップナローイングの効果を示す項である。これに
よれば、ΔEg＞kTの条件でJB2が大となることが明らか
である。ここで、常温でkT＝25meVであるので、２−
（２）式より、ベース濃度はNB＞１×1018cm-3であれば
よい。
このようにベースを高濃度にすることにより、エミッ
タからのキャリアの注入効率を向上させ、併せて低温下
でのキャリアの凍結を防止することが可能となる。
不純物としてＢを採用したのは、以下の理由による。
Ｐ形不純物は、ｎ形不純物であるリン（Ｐ）、ヒ素
（As）に比較して、シリコン中の溶解度が低い。第９図
にシリコン中の不純物の固相での溶解度のデータを示
す。第９図において、横軸に温度（Ｔ℃）、縦軸に固相
中の溶解度を示す。Ｐ形不純物としては、Ｂ、Ga、Alな
どがあるが、Ｂが最も高濃度まで溶解することができ
る。固溶度以上にドープすると、半導体装置の製造工程
中にSi中に析出し、欠陥ができ、BPTの特性に悪影響を
及ぼす。但し、これは、プロセスの温度に依存する。
以上の理由により、最も安定に高濃度までドープでき
るＢがＰ形不純物として最適である。
本発明では、Ｂと同時にGeをベース領域にドープして
もよい。
Geをドープするのは、バンドギャップを狭くするため
である。
GeはSiよりバンドギャップが小さい。Siのバンドギャ
ップがEgSi≒1.1eVであるのに対し、Geのバンドギャッ
プはEgGe≒0.7eVである。また、Si1-xGexと結晶組成を
すると、近似的に次式で表わされる。
Eg′＝EgSi−Ｘ（EgSi−EgGe） …２−（16） したがって、Ｘ＝0.1であるとすれば、ΔEg（＝Eg′
−EgSi）は約20meVである。
次に、Geの濃度限定について説明する。
本発明においては、Geの濃度は、Ｂの濃度の8.25倍以
上にすることが望ましい。以下、この理由について説明
する。
高濃度に不純物をドープした場合、その不純物の、Si
中における四面体原子半径が問題となる。Siはダイヤモ
ンド結晶なので、四面体結合を組み、その時の原子半径
ｒが問題となる。原子半径の差を100×（rGe−rSi）/r
Siで表わすと、Ｂの場合、ほぼ−25である。
Geの100×（rGe−rSi）/rSiは、ほぼ＋４である。す
なわち、Siよりも４％大きい。理想的には、Ｂに対する
Geのドープ量を25/4＝8.25倍にすると、完全に格子の歪
補正ができる。
しかし、本発明では、例えばイオン注入によりベース
のｐ領域も不純物濃度の分布をもたせる如く作製するの
で、上記格子歪が発生しにくい構造になり、Geをこのよ
うな濃度に限定する必要はない。従って、バンドギャッ
プを狭くするために、Geのドープ量は、Ｂのドープ量の
8.25倍よりも大きくすることが好ましい。
（Si1-yGey領域） 次に前述したベース領域におけるシリコン（Si）とゲ
ルマニウム（Ge）の混晶について詳しく説明する。
SiとGeは互いに同じダイヤモンド形結晶をとる完全固
溶体であり、Si1-yGeyのすべてのｙ（０＜ｙ＜１）につ
いて完全なダイヤモンド形結晶となる。
禁止帯幅Egは、Siのみの結晶においては近似的に1.1e
Vであり、Geのみの結晶においては近似的に0.7eVであ
る。一方、Si1-yGey混晶の禁止帯幅Egは、ｙが増加する
につれて第13図に示すように変化する。第13図におい
て、横軸は混晶比ｙであり、縦軸は禁止帯幅Eg、伝導帯
側の減少幅ΔEC、価電子帯側の減少幅ΔEvを示す。図か
らわかるように、ｙの増加に伴なうSi1-yGey混晶の禁止
帯幅の減少は、ほとんど価電子帯でおこっている。従っ
て、エミッタからの電子注入の電子障壁とならず、Si
1-xCxとSiとの場合の様なバンド不連続が形成されない
ので、エミッタからベースへの電子の注入を増加させる
ことができる。
Si1-yGey混晶を用いる場合、SiとGeの格子定数の違い
が問題となる。Siの格子定数はdsi＝5.43086Åであり、
Geの格子定数はdGe＝5.65748Åである。すなわち、格子
定数は前述したとおりほぼ４％の違いがある。このた
め、Siの上にSi1-yGeyを作成すると、当然ストレスが生
じ、ストレスが著しい場合は転位が発生する。
ここで、Si1-yGey混晶の混晶比ｙと転位が発生しない
厚みとの間には一定の関係が存在する。第14図は、横軸
がSi1-yGeyの混晶比ｙ、縦軸に転位有（●印）、無し
（○印）の関係を示す。なお、このデータは、Si基板上
にSi1-yGeyを、分子線エピタキシャル法（MBE法）によ
って堆積して調べられた結果である。混晶比ｙが均一な
層では、第14図の斜線領域以下の厚さでないと界面に転
位が発生する。なお、このデータは、510℃でエピタキ
シャル成長を行なった場合のものであるため、Si1-yGey
からSiへの遷移領域の厚さは非常に薄く、50Å以下であ
る。本発明では、この領域を段階的な傾斜ヘテロ型接合
にすることにより、この転位の問題を解決するものであ
る。
次に、Si1-yGeyの混晶比について説明する。
Si1-yGeyの混晶比ｙは、２−（２）式のexp（ΔE2/k
T）の効果より、ΔE2≒kTとなるような値とすることが
望ましい。
例えば、室温で使用することを前提とした場合、ΔE2
＝0.025eVとなるので、ｙは0.0625以上とすることが望
ましい。
また、液晶比ｙは、0.5以下であることが望ましく、
また、0.375以下であればなおよい。
0.5以下であることが望ましいとしたのは、第14図に
示したGe混晶比ｙと臨界厚みｔとの関係によれば、格子
不整が発生せず、かつ、ヘテロBPT特性を出すにはｙ≦
0.5,t≦100Å以下であることが望ましいからである。
また、0.375以下であればなおよいとしたのは、第15
図に示した、ΔEgとFT maxの関係を示したグラフに基づ
くものである。第15図によれば、ΔEg＞0.15eVとしても
fTの改善はみられず、従って、ΔEg≦0.15eVで十分であ
る。ΔEg≦0.15eVのときの混晶比ｙはｙ≦0.375であ
る。
以上より、0.0625≦ｙ≦0.375をｙの最適値とする。
次に、Si1-yGey領域の形成方法について説明する。
Si1-yGeyは、GeをSi中にイオン注入することにより形
成することが望ましい。
第16図に、Ge+を150KeV,1×1016cm-2のドーズ量でイ
オン注入し、SIMSにより分析した結果を、アニールをし
なかった場合と1100℃,4時間のアニールした場合につい
て示す。
図から解るように、Si中のピークは0.1μｍ付近にあ
る。また、1100℃,4時間のアニールを行なった場合、平
坦部が広くなるため、ベース作成上非常に好都合であ
る。
イオン注入時の、半導体中での深さ方向ｘに対するGe
濃度の分布関数は、近似的に、次式で示される。
Ｎ（ｘ）≒（N0/2.5Rp）exp｛−（ｘ−Rp）2/ΔRp｝ …（14） 但し、N0は単位面積当たりのインプラ量、Rpはピーク
になる位置、ΔRpはピークから１分散量（１σ）になる
距離である。Rp,ΔRpは、加速電圧により変化する。
（単結晶と多結晶） エミッタは、単結晶Siにより形成されていてもよい
し、多結晶Siにより形成されていたもよいが、単結晶Si
により形成されることが、より望ましい。単結晶により
形成されている方が正孔の拡散長Lpが大きくなるため、
ベースからエミッタへの正孔の拡散電流を大きくするこ
とができ、従って、電流増幅率（hFE＝JC/（JB1＋
JB2））を大きくすることができるからである。また、
多結晶Siのような、結晶粒の大きさが形成条件によって
異なることによりBPTの特性にバラツキが生じるといっ
た問題がないからである。
［実施例］ （実施例１） 第４図は本発明一実施例に係わる半導体装置を示す図
である。図において、第１図と同じ符号を付したものは
それぞれ第１図と同じものを示す。本実施例に係わる半
導体装置は、エミッタ領域５を単結晶により形成し、か
つ、炭素（Ｃ）をイオン注入することによりSi1-xCx領
域401を形成した点で第１図に示した従来の半導体装置
と異なる。
第５図は、第４図に示した本実施例半導体装置のＡ−
Ａ′断面の深さ方向における、通常動作時の電位を示す
図である。図において、WEはエミッタ中性領域の厚さを
示し、WBはベース中性領域の厚さを示している。また、
図に示したように、WE′の位置に電位障壁が存在する。
次に、本実施例のBPTの製造プロセスを示す。
ｐ型あるいはｎ型基板１に、n+埋め込み領域２（不純
物濃度１×1016〜1019cm-3）を、As,Sb,P等をイオン注
入、不純物拡散等することにより作製する。
エピタキシャル技術等によりn-領域３（不純物濃度１
×1014〜1017cm-3）を作製する。
コレクタの抵抗を減少させるためのn+領域７（不純物
濃度１×1017〜1020cm-3）を形成する。
イオン注入により、チャネルストップ６を形成する。
素子分離領域101を選択酸化法、CVD法等により作成す
る。
ベース領域４（不純物濃度１×1016〜1019cm-3）を、
B,BF2,Ga等をイオン注入することにより作成する。例え
ばB+の場合であれば３×1014/cm2、40keVで注入し、900
℃で20分間、N2で熱処理を行なう。
酸化膜102にエミッタ・コンタクトを開口後、うすい
酸化膜が介在しない様にエミッタ領域５を作成する。例
えば、900℃、10Torr、H2雰囲気、10Torrの減圧下で表
面清浄化を行なった後、850〜900℃、50Torr、SiH2Cl2
＋H2雰囲気で、エピタキシャル層５を作成する。
カーボン（濃度１×1016cm-2）を50keVでイオン注入
し、その後、1000℃で20分程度熱処理を行ない、再結晶
を測った後、エミッタのドーパントとなるリン（Ｐ）を
５×1015cm-2,60keVでイオン注入し、エミッタ領域５の
パターン化を行なう 追加熱処理を行なった後、絶縁膜103を堆積し、コン
タクトの開口を行なう。
電極200となるAl−Siをスパッタし、その後、Al−Si
のパターン化を行なう。
Al−Si電極のアロイ後104のパッシベーション膜を作
成する。
以上のプロセスにより第４図のBPTを作成した。ここ
で、本発明で最も重要なプロセスは、における高品質
単結Siエミッタを作成する工程と、におけるエミッタ
中にＣをイオン注入してSi1-xCxの混晶を作成する工程
である。
Si中でのＣの拡散係数DCはリンの拡散係数Dpよりも小
さくDc＜Dpのため、カーボンのイオン注入後のプロファ
イルが大きくくずれないが、Ｐは拡散し、SiとSi1-xCx
の中に均一に広がりエミッタを形成する。また、ＣをSi
中にイオン注入した後の結晶回復は900℃以上でおこ
る。しかしながら、1000℃以上であっても、ＣはSiと格
子定数が異なる上、SiCとなると結晶構造も異なるの
で、Ｃの濃度が低い領域では、SiとSi1-xCxはストレス
を生じながら結晶化する。また、ＣがSiと同程度になる
と、SiCの多結晶が内部に生成される。その中間では、S
iCのポリ結晶が部分的に形成され得る。従って、エミッ
タを形成するSi1-xCxのストレスを少なくするため、Ｃ
は少ない方が望ましい。
ΔEgは0.1eV程度あれば十分である。ΔEg＝0.1eVであ
れば、exp（−0.1/kT）＝0.018となり、電子の通過率は
２％程となる。すなわち、Si1-xCxのｘで表せばｘ≒0.0
5程度、Ｃ濃度で表せばピーク値でＣ≒2.5×1021cm-3で
あれば充分な阻止能力を有する。ヘテロBPTのΔEgが0.1
5あるとft特性が飽和するので、この点からはｘ≦0.075
であることが最も望ましい。
イオン注入によるカーボン注入によれば、表面から一
定の深さの所に最大濃度を有し、表面の濃度を低くなる
ようにすることができる。そのため、金属電極200との
オーミック抵抗をSiと同等にすることができる。表面の
Si1-xCxの組成は、ΔEg＜kTであればよいので、ｘで表
せば、ｘ＜0.0125以下ならオーミック抵抗の増加は問題
とならない。
Si中にC+を50kV,1×1016cm-2のドーズ量でイオン注入
したときの、SIMSによる、濃度分布の分析結果の一例を
第５図に示す。本図の例では、表面から1000Å付近にピ
ーク濃度1021cm-3を有し、幅は約2000Åである。表面濃
度はピークより１桁程度下なので、表面層の組成はSiに
非常に近い。ピークがｘ＝0.1であれば、表面はｘ＝0.0
1程度となる。
イオン注入の深さ方向の分布は、近似的に、次式のよ
うに表される。
Ｎ（ｘ）≒｛N0/2.5ΔRp）｝ ×exp［｛−（ｘ−Rp）／ΔRp 2｝］ …（12） ここに、N0はイオン注入量（cm-2）、Rpはピーク深
さ、ΔRpはイオンの広がり幅である。
本実施例のBPTによれば、電流増幅率を向上させるこ
とができ、かつ、BPT毎のバラツキを少なくすることが
できた。
（実施例２） 第17図は、本発明の他の実施例を示す図である。
本実施例に係るBPTは、エミッタ領域５のＣの少ない
領域にn+層が形成されている点で実施例１と異なる。こ
れは、オーミック領域を下げるためである。
（実施例３） 第19図は、固体撮像装置に、第１実施例に示したBPT
を用いた場合を示す回路図である。第19図において、Tr
で示した部分に、実施例１で示したBPTを使用した。
すなわち、本実施例では、BPTを光電変換素子として
用いた。
例えば、第19図に示したエリアセンサをカラーカメラ
として使用する場合には、同一の光電変換素子の光情報
を複数回読み出す動作を行う。この際、同一素子から複
数回読み出すために、１回目読み出し時と２回目以降の
読み出し時の電気出力の比が問題となる。この値が小さ
くなると、補正が必要となる。
上記１回目と２回目との読み出し出力の比を非破壊度
と定義すると、非破壊度は次式で表される。
非破壊度＝（Ctot×hFE）／（Ctot×hFE＋Cv） ここで、Ctotは第７図中Trで示される光電変換素子の
ベースに接続されている全容量を示し、ベース・エミッ
タ間容量Cbeとベース・コレクタ間容量CbcとCoxにより
決まる。CvはVL1・・・VLnで示される読み出し線路の浮
遊容量である。ただし、Coxは回路方式によっては存在
しない場合もある。
非破壊度はhFEを大きくすることにより容易に改善で
きる。すなわち、hFEを大きくすることができる実施例
１のBPTを用いることにより非破壊度を大きくすること
ができた。
なお、本実施例においてはエリアセンサの場合を示し
たが、ラインセンサにも応用できることは明らかであ
る。
（実施例４） 第４図は本発明の一実施例に関わる半導体装置を示す
概略断面図である。図示はしていないが、実施例１とは
ベース領域４がSi−Ｂ−Geで形成されている点が異なっ
ている。図において、第１図と同じ符号を付したものは
それぞれ第１図と同じものを示す。本実施例に関わる半
導体装置は、以下の点で、従来の半導体装置と異なる。
Ｃをイオン注入することによりSi1-xCx領域10を形成
した。
エミッタの不純物濃度は、１×1019cm-3以下とし、少
なくともベースとの界面付近では、バンドギャップナロ
ーイングがほとんどおこらないようにした。
ベース領域４をSi−Ｂ−Geにより形成し、かつ、ベー
ス領域の不純物濃度を1018〜1021cm-3程度としてバンド
ギャップナローイングがおこるようにした。
なお、エミッタ領域５の表面部には、エミッタと電極
とのオーミック抵抗を下げるために、1018〜1021cm-3程
度の高濃度層を設けることが好ましい。
第20図は、第４図に示した本実施例半導体装置のＡ−
Ａ′断面の深さ方向における、通常動作時の電位を示す
図である。図において、WEはエミッタ中性領域の厚さ、
WE′はエミッタ中の電位障壁と接合面との距離、WBはベ
ース中性領域の厚さ、Eg1はSiのバンドギャップ、Eg2は
Si1-xCxのバンド・ギャップ、Eg3はバンドナローイング
を起したベースのバンドギャップを示している。Eg3,E
g2,Eg3の間には、ΔE1＝Eg2−Eg1およびΔE2＝Eg1−Eg3
の関係が成り立つ。
次に、本実施例のBPTの製造プロセスを示す。
ｐ型あるいはｎ型基板１に、As,Sb,P等をイオン注
入、不純物拡散等することにより、n+埋め込み領域２
（不純物濃度１×1016〜1019cm-3）を作製した。
エピタキシャル技術等により、n-領域３（不純物濃度
１×1014〜1017cm-3）を作製した。
コレクタの抵抗を減少させるためのn+領域７（不純物
濃度１×1017〜1020cm-3）を形成した。
イオン注入により、チャンネルストップ６を形成し
た。
素子分離領域101を、選択酸化法、CVD法等により作成
した。
ベース領域４へGeを濃度５×1016cm-2,150keVでイオ
ン注入した後、1050℃,30分の熱処理を行なった。
ベース領域４（不純物濃度１×1016〜1019cm-3）を、
B,BF2等をイオン注入し（例えばBF2 +の場合であれば１
×1014/cm-2、30keV）、800℃で20分間、N2で熱処理を
行なうことにより作製した。
酸化膜102にエミッタ・コンタクトを開口した後、薄
い酸化膜が介在しない様にエミッタ領域５を作成した。
本実施例では、900℃、10Torr、H2雰囲気の条件下でエ
ピタキシャル法により表面清浄化を行なった後、850〜9
00℃、50Torr、SiH2Cl2＋H2雰囲気で、エピタキシャル
成長により、エミッタ層５を作成した。
カーボン（濃度１×1016cm-2）を50keVでイオン注入
し、その後1000℃で20分程度熱処理を行なって再結晶化
した後、エミッタのドーパントとなるリン（Ｐ）を５×
1015cm-2,60keVでイオン注入し、その後エミッタ領域５
のパターン化を行なった。
追加熱処理を行なった後、絶縁膜103を堆積し、コン
タクトの開口を行なった。
電極200となるAl−Siをスパッタし、その後、Al−Si
のパターン化を行なった。
Al−Si電極のアロイ後104のパッシベーション膜を作
成した。
以上のプロセスにより第１図に示したBPTを作成し
た。ここで、本発明で最も重要なプロセスは、Si−Ｂ−
Geを形成する工程，と、高品質単結Siエミッタを作
成する工程と、エミッタ中にＣをイオン注入してSi
1-xCxの混晶を作成する工程である。
以下、これらの工程について、詳細に説明する。
工程において、Geを注入した後はSiはアモルファス
化しているが、900℃以上の熱処理で容易に固相エピタ
キシー的に結晶回復させることができる。また、GeのSi
中での拡散定数が小さく、1000℃以下の熱処理工程では
濃度プロファイルはほとんど変化しないため、工程で
は1050℃,30分の熱処理を行なってGeの分布を決定し、
後の熱処理工程では処理温度を1000℃以下としてGe分布
が変化しないようにした。
工程において、うすい酸化膜が介在しない様にエミ
ッタ領域５を作成することは、極めて重要であり、ヘテ
ロBPTの特性に大きく影響する。
また、本工程においては、1000℃以下の温度下で単結
晶あるいは多結晶を堆積しないと、ベースのＰ領域の拡
散が起こってしまう。Ｐ型不純物は、Geの領域よりも浅
いか、同じ程度でなければならない。
次に、工程について説明する。
Si中でのＣの拡散係数DCはリンの拡散係数Dpよりも小
さくDc＜Dpであるため、カーボンのイオン注入後のプロ
ファイルが大きくくずれることはないが、Ｐは拡散しや
すく、SiとSi1-xCxの中に均一に広がってエミッタを形
成する。ＣをSi中にイオン注入した後の結晶回復は900
℃以上で起こるため、イオン注入は1000℃以上で行なう
ことが望ましい。
このようなBPTについて、電流増幅率hFEの特性を測定
した結果、hFEは飛躍的に向上していた。
（実施例５） 第17図は、本発明の他の実施例を示す概略断面図であ
る。実施例２とはベース領域が実施例４と同様に異なっ
ている。
本実施例に係る半導体装置は、Si1-xCx領域10のＣの
濃度の少ない領域に、オーミック抵抗を下げるためにn+
層11を形成した点で実施例１に係わる半導体装置と異な
る。
このような構造を採ることにより、オーミック接触
を、完全にSiと同等とすることができた。
なお、本実施例ではSi1-xCx領域10の領域内にn+層を
形成したが、Si1-xCx領域10を形成した後に、この上にL
PCVD等により、n+層を形成してもよいことは明白であ
る。
（実施例６） 第19図は、固体撮像装置に、第４実施例に示したヘテ
ロBPTを用いたも場合を示す回路図である。第17図にお
いて、Trで示した部分に、実施例４で示したヘテロBPT
を使用した。
すなわち、本実施例では、ヘテロBPTを光電変換素子
として用いた。
本発明によれば、半導体装置のfT（周波数）を向上さ
せることができるので、光電変換装置に用いた場合、非
常に有効である。
光電変換装置におけるfTは読み出し速度から決まる。
現代の光電変換装置（エリアセンサ）は500×640素子
である。HD（High Division;ハイビジョン対応のエリア
センサ）では、1000×2000素子になる。現代のテレビの
動作では、水平操作時間はHT≒50μsec、水平ブランキ
ング期間HALKは、８〜10μsecであるが、これがHDにな
ると、HT＝３〜3.7μsec,HBLK＝26μsecとなる。水平操
作を考えると、従来、TH＝50μsec/640＝80nsecである
のに対し、HDではTH＝26nsec/2000＝13nsecとなる。
周波数は、少なくとも６倍以上必要とする。すなわ
ち、現状でfT≒１〜2GHZであるので、fT＞６〜16GHZ以
上必要となる。
また、ΔEgは，以上の理由から、0.15eV以下であるこ
とが望ましい。
第17図に示したエリアセンサを光電変換素子に実施例
４のBPT構成の素子を適用したカラーカメラとして使用
した。
前述したように非破壊度はhFEを大きくすることによ
り容易に改善できる。すなわち、hFEを大きくすること
が可能な実施例４のBPT構成を用いることにより非破壊
度を大きくすることができる。
ここで、HD対応のエリアセンサでは、Ctot＝10fF,CV
＝2.5pFであるので、例えば、非破壊度を0.90以上とす
るためには、hFEは2250以上必要となる。十分な非破壊
度を保障するためには、hFEは2000以上必要であると思
われる。
これに対して、従来、例えば、ホモ接合BPTでは、hFE
は1000程度であったため、充分な非破壊度を得ることが
できなかった。一方、本発明の半導体装置では、hFEを
十分大きくすることができるため、優れた非破壊度を得
ることができる。
さらに望ましくは、非破壊度は0.98以上であるとよ
い。そのときはhFEは10000程度必要となる。従来のヘテ
ロBPTあるいはホモBPTにおいては、この値は達しえず、
本発明のヘテロBPTにおいてのみこの値は達し得ること
ができる。
なお、本実施例においてはエリアセンサの場合を示し
たが、ラインセンサにも応用できることは明らかであ
る。
（実施例７） 第12図は本発明の一実施例に係わる半導体装置を示す
図である。図において、第１図と同じ符号を付したもの
はそれぞれ第１図と同じものを示す。本実施例に係わる
半導体装置は、エミッタ領域とベース領域との間にシリ
コン酸化物が形成されていない点と、Ｃをイオン注入す
ることによりSi1-xCx領域10を形成した点と、ベース領
域５およびコレクタ領域のベースとの界面付近９をSiと
Geとの混晶で形成した点で、第１図に示した従来の半導
体装置と異なる。
第５図は、第12図に示した本実施例半導体装置のＡ−
Ａ′断面の深さ方向における、通常動作時の電位を模式
的に示す電位図である。図において、WEはエミッタ中性
領域の厚さ、WBはベース中性領域の厚さ、Eg1はSiのバ
ンドギャップ、Eg2はSi1-xCxのバンドギャップ、Eg1はS
i1-yGeyのバンドギャップを示している。Eg3,Eg2,Eg3の
間には、ΔE1＝Eg2−Eg1およびΔE2＝Eg1−Eg3の関係が
成り立つ。また、図に示したように、WE′の位置に電位
障壁が存在する。
次に、本実施例のBPTの製造プロセスを示す。
ｐ型あるいはｎ型基板１に、As,Sb,P等をイオン注
入、不純物拡散等することにより、n+埋め込み領域２
（不純物濃度１×1016〜1019cm-3）を作製した。
エピタキシャル技術等により、n-領域３（不純物濃度
１×1014〜1017cm-3）を作製した。
コレクタの抵抗を減少させるためのn+領域７（不純物
濃度１×1017〜1020cm-3）を形成した。
イオン注入により、チャンネルストップ６を形成し
た。
素子分離領域101を、選択酸化法、CVD法等により作成
した。
ベース領域４へGeを濃度５×1016cm-2,150keVでイオ
ン注入した後、1050℃,30分の熱処理を行なった。
ベース領域４（不純物濃度１×1016〜1019cm-3）を、
B,BF2,Ga等をイオン注入し（例えばB+の場合であれば３
×1014/cm2、40keV）、900℃で20分間、N2で熱処理を行
なうことにより作製した。
酸化膜102にエミッタ・コンタクトを開口した後、薄
い酸化膜が介在しない様にエミッタ領域５を作成した。
本実施例では、900℃、10Torr、H2雰囲気の条件下でエ
ピタキシャル法により表面清浄化を行なった後、850〜9
00℃、50Torr、SiH2Cl2＋H2雰囲気で、エピタキシャル
成長により、エミッタ層５を作成した。
カーボン（濃度１×1016cm-2）を50keVでイオン注入
し、その後1000℃で20分程度熱処理を行なって再結晶化
した後、エミッタのドーパントとなるリン（Ｐ）を５×
1015cm-2,60keVでイオン注入し、その後エミッタ領域５
のパターン化を行なった。
追加熱処理を行なった後、絶縁膜103を堆積し、コン
タクトの開口を行なった。
電極200となるAl−Siをスパッタし、その後、Al−Si
のパターン化を行なった。
Al−Si電極のアロイ後104のパッシベーション膜を作
成した。
以上のプロセスにより第１図に示したBPTを作成し
た。ここで、本発明で最も重要なプロセスは、Si1-yGey
を形成する工程と、高品質単結Siエミッタを作成する
工程と、エミッタ中にＣをイオン注入してSi1-xCxの
混晶を作成する工程である。
以下、これらの工程について、詳細に説明する。
工程において、Geを注入した後はSiはアモルファス
化しているが、900℃以上の熱処理で容易に固相エピタ
キシー的に結晶回復させることができる。また、GeのSi
中での拡散定数が小さく、1000℃以下の熱処理工程では
濃度プロファイルはほとんど変化しないため、工程で
は1050℃,30分の熱処理を行なってGeの分布を決定し、
後の熱処理工程では処理温度を1000℃以下としてGe分布
が変化しないようにした。
工程において、うすい酸化膜が介在しない様にエミ
ッタ領域５を作成することは、極めて重要であり、ヘテ
ロBPTの特性に大きく影響する。
また、本工程においては、1000℃以下の温度下で単結
晶あるいは多結晶を堆積しないと、ベースのＰ領域の拡
散が起こってしまう。Ｐ型不純物は、Geの領域よりも浅
いか、同じ程度でなければならない。
次に、工程について説明する。
Si中でのＣの拡散係数DCはリンの拡散係数Dpよりも小
さくDc＜Dpであるため、カーボンのイオン注入後のプロ
ファイルが大きくくずれることはないが、Ｐは拡散しや
すく、SiとSi1-xCxの中に均一に広がってエミッタを形
成する。ＣをSi中にイオン注入した後の結晶回復は900
℃以上で起こるため、イオン注入は1000℃以上で行なう
ことが望ましい。
このようなBPTについて、電流増幅率hFEの特性を測定
した結果、hFEは飛躍的に向上していた。
（実施例８） 第21図は、本発明の他の実施例を示す図である。
本実施例に係るBPTは、エミッタ領域５の下部にのみS
i1-yGey領域９を形成した点と、エミッタ表面11をn++層
とした点で実施例７と異なる。
本実施例によれば、エミッタの横方向にも電位障壁を
設けることによりエミッタの横方向からのベースへの注
入電流を減少させることができ、このため電流増幅率h
FEをさらに増大させることができる。
以下、本実施例によりhFEを増大させることができる
理由について、詳細に説明する。
第18図は、第21図に示したBPTのエミッタ部を拡大し
た模式的断面図である。図において、xjはエミッタの基
板中の深さ、WBは縦方向のベース幅、WB′は電位障壁ま
での距離を示す。図に示したように、ベース電流JBは横
方向の成分JBxと、縦方向の成分JByとに分けることがで
きる。このうち、横方向の成分JBxは、hFEを減少させる
原因となる。
この電位障壁によって完全にキャリアが阻止されると
近似すると、JBXは次のようになる。
JBx＝｛（ｑ・ni 2・Dnexp（ΔEg/kT）/NB・Ln｝ ×tanh（WB′/LN）｛exp（VBE/kT）−１｝ …（15） ここで、エミッタ面積をAEとし、エミッタ周辺長LEと
すると、hFEは次の如く表わされる。
hFE＝AE・JC/（AEJBy＋LEXjJBx） …（16） hFEは、本来周辺長が問題にならないときはLEXjは無
視できるので、hFE＝Jc/JByで決まるが、微細化されたB
PTにおいては、AEとLEXjとは同じ程度となり、無視でき
なくなる。例えば、Xj＝0.3μｍとし、AE＝１×１μm2
とすると、XjLE/AE＝1.2になってしまう。このように、
BPTが微細化されると、JBxは、hFEに非常に大きな影響
を及ぼすようになる。
JByとJBxの比をLn≫WB、Ln≫WB′の条件で近似する
と、 JBx/JBy≒2WB′/WB …（17） で表わされ、横方向の電流密度は縦方向の電流密度より
も大きくなる。電位障壁がないBPTの場合はJBx/JBy≒２
（Ln/WB）であり、通常、Ln≫WBであるため、やはり横
方向電流密度が大となる。
一方、本実施例のごとく横方向の電位障壁をつくり、
かつエミッタをAE＝LEx 2とすると、hFEは次式で示され
る。
hFE＝（JC/JBy）［1/｛（8Xj/LEx）（WB′/WB）｝］ ＝hFE0｛1/（8Xj/LEx）（WB′/WB）｝ …（18） すなわち、縦方向におけるBPT構造によって決まるh
FE0より相当小さくなる。横方向電流の影響を小さくす
るためには、 （8Xj/LEx）（WB′/WB）≦１ …（19） としなければならない。
例えば、WB′＝WBでLEX＝Lnmのとき、Xj≦0.125μｍ
となる。この効果は、エミッタサイズが微細になると非
常に大きな問題となる。従来の電位障壁がないBPTの場
合は、WB′がLnでおきかえられるためhFEを大きくする
ことができなくなり、ヘテロBPTの特徴を充分生かすこ
とができなかった。本発明ではWB′≦WBとなるように製
作することが可能であるので、エミッタ面積に応じて、
エミッタの深さXjを決めてやれば、hFEの低下をおさえ
ることができる。
なお、本実施例では、エミッタ領域の上部にn++領域
を設けたのは、オーミック抵抗を下げるためである。n
++領域は、多結晶シリコンで形成することが望ましい。
（実施例９） 第19図は、固体撮像装置に第７実施例に示したBPTを
用いた場合を示す回路図である。第19図において、Trで
示した部分に、実施例７で示したBPTを使用した。
すなわち、本実施例では、BPTを光電変換素子として
用いた。
例えば、第19図に示したエリアセンサをカラーカメラ
として使用する場合には、同一の光電変換素子の光情報
を複数回読み出す動作を行う。
前述したように非破壊度はhFEを大きくすることによ
り容易に改善できる。すなわち、hFEを大きくすること
が可能な実施例７の構成のBPTを用いることにより非破
壊度を大きくすることができる。
なお、本実施例においてはエリアセンサの場合につい
て説明したが、ラインセンサにも応用できることは明ら
かである。
［発明の効果］ 本発明によれば、電流増幅率hFEが高く、低温でも安
定に動作させることができる半導体装置およびそれを用
いた光電変換装置を提供することができる。
本発明によれば、電流増幅率が高く、かつ、電流増幅
率の電流依存性に傾きを生じるといった課題や特性にバ
ラツキが生じるといった課題のない半導体装置およびこ
れを用いた光電変換装置を提供することができる。
【図面の簡単な説明】
第１図は従来のバイポーラトランジスタ（BPT）を説明
するための模式的断面図、第２図は第１図に示したＡ−
Ａ′断面の深さ方向における電位図、第３図は従来のバ
イポーラトランジスタ（BPT）を説明するための模式的
断面図、第４図は、本発明の好適な一つの実施例を説明
するための模式的断面図、第５図は第４図に示されるＡ
−Ａ′の深さ方向における電位を説明するための図、第
６図はｎ−ｎヘテロ接合のバンド図、第７図は伝導帯の
電位の変化の一例を示すグラフ、第８図はSIMSによる分
析を説明するための図、第９図はシリコン中の不純物の
固相での溶解度を示すグラフ、第10図は各ベースの厚さ
におけるベース濃度とエミッタ濃度の関係を示す図、第
12図は本発明の他の実施例を説明するための模式的断面
図、第11図は誘電率を規定したときのベース濃度とエミ
ッタ濃度の関係を示す図、第13図は、シリコンとゲルマ
ニウムの混晶非に対するエネルギーギャップを説明する
ための図、第14図はシリコンとゲルマニウムの混晶比と
転移を説明するための図、第15図はΔEGとFTmaxの関係
を示す図、第16図はSIMSによる分析結果を示す図、第17
図は本発明の他の実施態様例を説明するための模式的断
面図、第18図は第21図に示したBPTのエミッタ部分を拡
大して示す模式的断面図、第19図は固体撮像装置に本発
明のBPTを用いた場合の固体撮像装置の回路図、第20図
は他の実施例において第４図に示されるＡ−Ａ′の深さ
方向における電位を説明するための図、第21図は他の実
施例を説明するための模式的断面図である。 （符号の説明） １……基板、２……n+埋め込み領域、３……不純物濃度
の低いn-領域、４……ベース領域となるｐ領域、５……
エミッタ領域となるn+領域、６……チャネル・ストップ
となるｎ領域、７……バイポーラトランジスタのコレク
タ抵抗を下げるためのn+領域、８……酸化膜、101,102,
103,104……絶縁膜、200−1,200−2,200−３……電極。
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 29/68 - 29/737 H01L 21/33 - 21/331

Claims (37)

    (57)【特許請求の範囲】
  1. 【請求項１】第１導電型のエミッタ、第２導電型のベー
    ス、第１導電型のコレクタを有し、少なくともエミッタ
    とベースの接合面はそれぞれSiより形成され、前記エミ
    ッタの該Siにより形成された領域上に多結晶あるいは単
    結晶のSi1-xCx（0.0125≦ｘ≦0.5）が形成され、かつ、
    前記Siにより形成された領域と前記多結晶あるいは単結
    晶のSi1-xCxにより形成された領域との接合がグレーデ
    ィッドヘテロ接合であることを特徴とする半導体装置。
  2. 【請求項２】前記Si1-xCxにより形成された領域が、イ
    オン注入法により形成されていることを特徴とする請求
    項１に記載の半導体装置。
  3. 【請求項３】前記エミッタの前記Si1-xCxにより形成さ
    れた領域上に、高濃度不純物層を有することを特徴とす
    る請求項１に記載の半導体装置。
  4. 【請求項４】前記高濃度不純物層が、Si1-xCx（ｘ＞0.0
    125）により形成されていることを特徴とする請求項３
    に記載の半導体装置。
  5. 【請求項５】前記エミッタの前記Si1-xCxにより形成さ
    れた領域において、0.0125≦ｘ≦0.075であることを特
    徴とする請求項１に記載の半導体装置。
  6. 【請求項６】請求項１に記載の半導体装置を用いたこと
    を特徴とする光電変換装置。
  7. 【請求項７】第１導電型のエミッタと第２導電型のベー
    スと第１導電型のコレクタとを少なくとも有する半導体
    装置であって、 少なくとも前記エミッタのベースとの接合界面はSiによ
    り形成され、 該エミッタ中の該Siにより形成された領域の上に多結晶
    あるいは単結晶のSi1-xCx（0.0125≦ｘ≦0.5）が形成さ
    れ、 前記Siにより形成された領域と前記多結晶あるいは単結
    晶のSi1-xCxにより形成された領域との接合が、グレー
    ディッドヘテロ接合であり、 少なくとも前記エミッタ中の該Siにより形成された領域
    と接するベース領域がＢおよびGeを添加された単結晶の
    Siにより形成され、 前記Ｂの濃度が１×1018cm-3以上であることを特徴とす
    る半導体装置。
  8. 【請求項８】前記Si1-xCxにより形成された領域が、イ
    オン注入法により形成されたことを特徴とする請求項７
    に記載の半導体装置。
  9. 【請求項９】前記エミッタの前記Si1-xCxにより形成さ
    れた領域において、0.0125≦ｘ≦0.075であることを特
    徴とする請求項７に記載の半導体装置。
  10. 【請求項１０】前記ＢおよびGeの添加が、イオン注入法
    によりおこなわれたことを特徴とする請求項７に記載の
    半導体装置。
  11. 【請求項１１】前記エミッタ領域の不純物濃度が、１×
    1019cm-3以下であることを特徴とする請求項７に記載の
    半導体装置。
  12. 【請求項１２】前記ＢおよびGeを添加された多結晶ある
    いは単結晶のSiにおいて、Ｂの濃度をNBとし、Geの濃度
    をNGeとしたとき、NGe＞8.25NBであることを特徴とする
    請求項７に記載の半導体装置。
  13. 【請求項１３】請求項７に記載の半導体装置を用いたこ
    とを特徴とする光電変換装置。
  14. 【請求項１４】第１導電型のエミッタと第２導電型のベ
    ースと第１導電型のコレクタとを少なくとも有する半導
    体装置であって、 少なくともエミッタとベースの接合界面の該エミッタ側
    の一部がSiにより形成され、 該エミッタ中の該Siにより形成された領域の上に多結晶
    あるいは単結晶のSi1-xCx（0.0125≦ｘ≦0.5）が形成さ
    れ、 該ベースは少なくとも前記エミッタの該Siにより形成さ
    れた領域と接してSi1-yGey（０＜ｙ＜１）により形成さ
    れた領域を有し、 前記エミッタの前記Siにより形成された領域と前記多結
    晶あるいは単結晶のSi1-xCxにより形成された領域との
    接合および該エミッタの前記Siにより形成された領域と
    前記Si1-yGeyにより形成された領域との接合の少なくと
    も一方が、グレーディッドヘテロ接合であることを特徴
    とする半導体装置。
  15. 【請求項１５】前記Si1-xCxにより形成された領域およ
    び前記Si1-yGeyにより形成された領域の少なくとも一方
    が、イオン注入法により形成されたことを特徴とする請
    求項14に記載の半導体装置。
  16. 【請求項１６】前記Si1-xCxにおけるＣの混晶比ｘが、
    0.0125≦ｘ≦0.075であることを特徴とする請求項14ま
    たは15に記載の半導体装置。
  17. 【請求項１７】前記Si1-yGeyにおけるGeの混晶比ｙが、
    0.0625≦ｙ≦0.375であることを特徴とする請求項14に
    記載の半導体装置。
  18. 【請求項１８】前記Si1-yGeyにより形成された領域が、
    前記エミッタ中の前記Siにより形成された領域の下にの
    み選択的に形成されたことを特徴とする請求項14に記載
    の半導体装置。
  19. 【請求項１９】請求項14に記載の半導体装置を用いたこ
    とを特徴とする光電変換装置。
  20. 【請求項２０】第１導電型のエミッタ、第２導電型のベ
    ース、第１導電型のコレクタを有し、少なくともエミッ
    タとベースの接合面の近傍がSiより形成され、前記エミ
    ッタの該Siにより形成された領域上に多結晶あるいは単
    結晶のSi1-xCx（0.0125≦ｘ≦0.075）が形成され、か
    つ、前記Siにより形成された領域と前記多結晶あるいは
    単結晶のSi1-xCxにより形成された領域との接合がグレ
    ーディッドヘテロ接合であることを特徴とする半導体装
    置。
  21. 【請求項２１】前記Si1-xCxにより形成された領域が、
    イオン注入法により形成されていることを特徴とする請
    求項20に記載の半導体装置。
  22. 【請求項２２】前記エミッタの前記Si1-xCxにより形成
    された領域上に、高濃度不純物層を有することを特徴と
    する請求項１に記載の半導体装置。
  23. 【請求項２３】前記高濃度不純物層が、Si1-xCx（ｘ＞
    0.0125）により形成されていることを特徴とする請求項
    22に記載の半導体装置。
  24. 【請求項２４】請求項20に記載の半導体装置を用いたこ
    とを特徴とする光電変換装置。
  25. 【請求項２５】第１導電型のエミッタと第２導電型のベ
    ースと第１導電型のコレクタとを少なくとも有する半導
    体装置であって、 少なくともエミッタとベースの接合界面の近傍がSiによ
    り形成され、 該エミッタ中の該Siにより形成された領域の上に多結晶
    あるいは単結晶のSi1-xCx（0.0125≦ｘ≦0.075）が形成
    され、 前記Siにより形成された領域と前記多結晶あるいは単結
    晶のSi1-xCxにより形成された領域との接合が、グレー
    ディッドヘテロ接合であり、 少なくとも前記エミッタ中の該Siにより形成された領域
    の下がＢおよびGeを添加された単結晶のSiにより形成さ
    れ、 前記Ｂの濃度が１×1018cm-3以上であることを特徴とす
    る半導体装置。
  26. 【請求項２６】前記Si1-xCxにより形成された領域が、
    イオン注入法により形成されたことを特徴とする請求項
    25に記載の半導体装置。
  27. 【請求項２７】前記ＢおよびGeの添加が、イオン注入法
    によりおこなわれたことを特徴とする請求項25に記載の
    半導体装置。
  28. 【請求項２８】前記エミッタ領域の不純物濃度が、１×
    1019cm-3以下であることを特徴とする請求項25に記載の
    半導体装置。
  29. 【請求項２９】前記ＢおよびGeを添加された多結晶ある
    いは単結晶のSiにおいて、Ｂの濃度をNBとし、Geの濃度
    をNGeとしたとき、NGe＞8.25NBであることを特徴とする
    請求項25に記載の半導体装置。
  30. 【請求項３０】請求項25に記載の半導体装置を用いたこ
    とを特徴とする光電変換装置。
  31. 【請求項３１】第１導電型のエミッタと第２導電型のベ
    ースと第１導電型のコレクタとを少なくとも有する半導
    体装置であって、 少なくともエミッタとベースの接合界面の該エミッタ側
    の一部がSiにより形成され、 該エミッタ中の該Siにより形成された領域の上に多結晶
    あるいは単結晶のSi1-xCx（0.0125≦ｘ≦0.075）が形成
    され、 少なくとも前記エミッタの該Siにより形成された領域の
    下がSi1-yGey（０＜ｙ＜１）により形成され、 前記Siにより形成された領域と前記多結晶あるいは単結
    晶のSi1-xCxにより形成された領域との接合および前記S
    iにより形成された領域と前記Si1-yGeyにより形成され
    た領域との接合の少なくとも一部が、グレーディッドヘ
    テロ接合であることを特徴とする半導体装置。
  32. 【請求項３２】前記Si1-xCxにより形成された領域およ
    び前記Si1-yGeyにより形成された領域の少なくとも一方
    が、イオン注入法により形成されたことを特徴とする請
    求項31に記載の半導体装置。
  33. 【請求項３３】前記Si1-yGeyにおけるGeの混晶比ｙが、
    0.0625≦ｙ≦0.375であることを特徴とする請求項31に
    記載の半導体装置。
  34. 【請求項３４】前記Si1-yGeyにより形成された領域が、
    前記エミッタ中の前記Siにより形成された領域の下にの
    み選択的に形成されたことを特徴とする請求項31に記載
    の半導体装置。
  35. 【請求項３５】請求項31に記載の半導体装置を用いたこ
    とを特徴とする光電変換装置。
  36. 【請求項３６】一定のエネルギーバンドギャップを有す
    る第１導電型の第１のエミッタ領域と、 前記第１のエミッタ領域より広いバンドギャップを有
    し、該第１のエミッタ領域とグレーディッドヘテロ接合
    する第１導電型の第２のエミッタ領域と、 前記第１のエミッタ領域に接して設けられ該第１のエミ
    ッタ領域と同じでかつ一定のエネルギーバンドギャップ
    を有する第２導電型のベース領域と、 前記ベース領域に接して設けられた第１導電型のコレク
    タ領域とを有し、 前記第２のエミッタ領域の部分は少なくとも50Åの厚さ
    を有することを特徴とする半導体装置。
  37. 【請求項３７】一定のエネルギーバンドギャップを有す
    る第１導電型の第１のエミッタ領域と、 前記第１のエミッタ領域より広いバンドギャップを有
    し、該第１のエミッタ領域とグレーディッドヘテロ接合
    する第１導電型の第２のエミッタ領域と、 前記第１のエミッタ領域に接して設けられ該第１のエミ
    ッタ領域より狭いエネルギーバンドギャップを有する第
    ２導電型の第１のベース領域と、 前記第１のベース領域の周りに配された第２導電型の第
    ２のベース領域と、 前記第１および第２のベース領域にそれぞれ接して設け
    られた第１導電型のコレクタ領域とを有し、 前記第２のエミッタ領域の部分は少なくとも50Åの厚さ
    を有することを特徴とする半導体装置。
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Families Citing this family (34)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2953666B2 (ja) * 1989-11-30 1999-09-27 キヤノン株式会社 半導体装置及び電子装置
JP2590295B2 (ja) * 1990-06-06 1997-03-12 株式会社東芝 半導体装置及びその製造方法
JPH04261071A (ja) * 1991-01-11 1992-09-17 Canon Inc 光電変換装置
JP3130545B2 (ja) * 1991-03-06 2001-01-31 株式会社東芝 半導体装置および半導体装置の製造方法
JPH0529332A (ja) * 1991-07-22 1993-02-05 Rohm Co Ltd ヘテロ接合バイポーラトランジスタとその製造方法
JPH05175216A (ja) * 1991-12-24 1993-07-13 Rohm Co Ltd ヘテロ接合バイポーラトランジスタおよびその製法
CA2092215A1 (en) * 1992-03-24 1993-09-25 Shinichi Shikata Semiconductor device
DE69316677T2 (de) * 1992-07-24 1998-07-30 Koninkl Philips Electronics Nv Verfahren zur Herstellung einer Halbleiteranordnung mit durch Implantation mit einer Kohlenstoff-Halogenverbindung erhaltenem Heteroübergang
US5453389A (en) * 1993-08-27 1995-09-26 National Semiconductor, Inc. Defect-free bipolar process
JP2611640B2 (ja) * 1993-12-20 1997-05-21 日本電気株式会社 ヘテロ接合バイポーラトランジスタ
JPH07245314A (ja) * 1994-03-04 1995-09-19 Mitsubishi Electric Corp バイポーラトランジスタ，およびその製造方法
US5557114A (en) * 1995-01-12 1996-09-17 International Business Machines Corporation Optical fet
WO1997040527A1 (de) * 1996-04-22 1997-10-30 Siemens Aktiengesellschaft Verfahren zur herstellung eines dotierten gebietes in einem halbleitersubstrat
US5912481A (en) 1997-09-29 1999-06-15 National Scientific Corp. Heterojunction bipolar transistor having wide bandgap, low interdiffusion base-emitter junction
US6423990B1 (en) 1997-09-29 2002-07-23 National Scientific Corporation Vertical heterojunction bipolar transistor
JPH11126781A (ja) 1997-10-24 1999-05-11 Nec Corp 半導体装置及びその製造方法
EP1020900B1 (en) * 1999-01-14 2009-08-05 Panasonic Corporation Semiconductor device and method for fabricating the same
US6114745A (en) * 1999-07-30 2000-09-05 Stmicroelectronics, Inc. Bipolar transistor having high emitter efficiency
DE19940278A1 (de) * 1999-08-26 2001-03-08 Inst Halbleiterphysik Gmbh Schichtstruktur für bipolare Transistoren und Verfahren zu deren Herstellung
FR2799049A1 (fr) * 1999-09-29 2001-03-30 France Telecom Procede pour empecher la diffusion de bore dans un silicium par implantation ionique de carbone
US6316795B1 (en) 2000-04-03 2001-11-13 Hrl Laboratories, Llc Silicon-carbon emitter for silicon-germanium heterojunction bipolar transistors
US6887765B2 (en) * 2000-12-19 2005-05-03 Texas Instruments Incorporated Method for manufacturing a bipolar junction transistor
EP1364413A1 (de) * 2001-03-01 2003-11-26 STMicroelectronics N.V. Optoelektronisches bauelement
US6682992B2 (en) * 2002-05-15 2004-01-27 International Business Machines Corporation Method of controlling grain size in a polysilicon layer and in semiconductor devices having polysilicon structures
JP3855082B2 (ja) * 2002-10-07 2006-12-06 国立大学法人東京農工大学 多結晶シリコンの作製方法、多結晶シリコン、及び太陽電池
DE10308870B4 (de) * 2003-02-28 2006-07-27 Austriamicrosystems Ag Bipolartransistor mit verbessertem Basis-Emitter-Übergang und Verfahren zur Herstellung
TWI250640B (en) * 2003-06-19 2006-03-01 Samsung Electronics Co Ltd Bipolar junction transistors and methods of manufacturing the same
CN100367519C (zh) * 2003-08-12 2008-02-06 北京师范大学 基于区熔硅单晶的双极光晶体管及其探测方法
US9065595B2 (en) * 2005-04-07 2015-06-23 Opanga Networks, Inc. System and method for peak flow detection in a communication network
JP5400280B2 (ja) * 2007-06-07 2014-01-29 パナソニック株式会社 固体撮像装置
JP2011049393A (ja) * 2009-08-27 2011-03-10 Mitsubishi Electric Corp 半導体装置及びその製造方法
US8212292B2 (en) * 2009-11-20 2012-07-03 Freescale Semiconductor, Inc. High gain tunable bipolar transistor
US10553633B2 (en) * 2014-05-30 2020-02-04 Klaus Y.J. Hsu Phototransistor with body-strapped base
WO2019142722A1 (ja) * 2018-01-17 2019-07-25 ローム株式会社 半導体装置およびその製造方法

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS59106154A (ja) * 1982-12-10 1984-06-19 Hitachi Ltd 半導体装置
US4794440A (en) * 1983-05-25 1988-12-27 American Telephone And Telegraph Company, At&T Bell Laboratories Heterojunction bipolar transistor
JPS62159460A (ja) * 1986-01-08 1987-07-15 Hitachi Ltd シリコン半導体装置
JPH0685403B2 (ja) * 1986-01-14 1994-10-26 富士通株式会社 ヘテロバイポ−ラトランジスタ
JPH0770540B2 (ja) * 1986-03-18 1995-07-31 富士通株式会社 ヘテロ接合バイポ−ラトランジスタ
JPS62217659A (ja) * 1986-03-19 1987-09-25 Fujitsu Ltd 半導体装置
US4845541A (en) * 1986-05-29 1989-07-04 Regents Of The University Of Minnesota Tunneling emitter bipolar transistor
JPS63116465A (ja) * 1986-11-05 1988-05-20 Fujitsu Ltd バイポ−ラトランジスタ
JPS63124463A (ja) * 1986-11-13 1988-05-27 Fujitsu Ltd 半導体装置の製造方法
US4929997A (en) * 1986-12-22 1990-05-29 Nec Corporation Heterojunction bipolar transistor with ballistic operation
JP2542676B2 (ja) * 1987-07-02 1996-10-09 株式会社東芝 ヘテロ接合バイポ―ラトランジスタ
JP2569058B2 (ja) * 1987-07-10 1997-01-08 株式会社日立製作所 半導体装置
US5140400A (en) * 1989-03-29 1992-08-18 Canon Kabushiki Kaisha Semiconductor device and photoelectric converting apparatus using the same

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Publication number Publication date
US5708281A (en) 1998-01-13
EP0390522B1 (en) 1995-06-14
JPH03218674A (ja) 1991-09-26
DE69020028D1 (de) 1995-07-20
US5144398A (en) 1992-09-01
DE69020028T2 (de) 1995-11-02
EP0390522A3 (en) 1990-11-14
EP0390522A2 (en) 1990-10-03

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