CN110112070B - Mos晶体管及其形成方法 - Google Patents
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Abstract
本发明提供的一种MOS晶体管及其形成方法，所述MOS晶体管的形成方法中，根据得到的栅极结构和间隙壁的AEI CD动态调整离子注入的能量和/或剂量，可以降低不同晶圆上的芯片的饱和电流和阈值电压的均匀性，即，可以降低MOS晶体管的片间差异，从而降低了对具有该MOS晶体管的半导体器件的工作特性的影响。
Description
技术领域
本发明涉及半导体集成电路领域，特别涉及一种MOS晶体管及其形成方法。
背景技术
随着半导体制造技术以及相关配套技术的不断发展进步，在单位面积内容纳的晶体管数量也不断增加，集成电路集成度越来越高，每个晶体管的尺寸越来越小。因此，在半导体器件向高密度和小尺寸发展的过程中，金属-氧化层-半导体(MOS)器件是主要的驱动力，工作电流和热载流子注入是设计中最为重要的两个参数。
目前MOS晶体管的结构如图1所示，半导体衬底1上依次形成有栅极介电层2、栅极3和金属硅化物4，刻蚀后的栅极介电层2、栅极3和金属硅化物4构成栅极结构，栅极结构两侧的半导体衬底1内形成有浅掺杂源/漏区5，栅极结构两侧形成有间隙壁(spacer)6，在间隙壁6和栅极结构两侧的半导体衬底1内形成有源/漏极7。传统设计中，饱和电流和阈值电压对于源/漏极的离子注入操作极其敏感，在能量和剂量均相同的离子注入操作中，离子束的电流和注入面积的微小变化会对MOS晶体管的饱和电流和阈值电压造成影响，使得不同晶圆之间的MOS晶体管的饱和电流和阈值电压差异都较大，从而影响了具有该MOS晶体管的半导体器件的工作特性。
因此，需要一种MOS晶体管的形成方法，提高不同晶圆上的芯片的饱和电流和阈值电压的均匀性，以降低了MOS晶体管的片间差异，从而降低了对具有该MOS晶体管的半导体器件的工作特性的影响。
发明内容
本发明解决的问题是提供一种MOS晶体管及其形成方法，提高不同晶圆上的芯片的饱和电流和阈值电压的均匀性，以降低了MOS晶体管的片间差异，从而降低了对具有该MOS晶体管的半导体器件的工作特性的影响。
为了实现上述目的，本发明提供了一种MOS晶体管的形成方法，包括以下步骤：
提供一半导体衬底，所述半导体衬底上形成有栅极结构，形成于所述栅极结构两侧的间隙壁；
得到所述栅极结构和间隙壁的刻蚀后检测关键尺寸；以及
以所述间隙壁为掩模对所述栅极结构和间隙壁两侧的半导体衬底进行离子注入，所述离子注入的能量和/或剂量根据所述刻蚀后检测关键尺寸动态调整，以形成MOS晶体管。
可选的，当所述刻蚀后检测关键尺寸小于设计值中心值时，减少所述离子注入的能量和/或剂量；当所述刻蚀后检测关键尺寸大于设计值中心值时，增加所述离子注入的能量和/或剂量。
进一步的，当离子注入工艺采用的离子为N型掺杂离子时，所述N型掺杂离子注入的能量在10Kev-80Kev之间，掺杂剂量在1E15-8E15之间，所述N型掺杂离子注入时的入射角度为与所述半导体衬底的表面的垂直线的夹角呈0～45°。
进一步的，离子注入工艺包括第一次离子注入工艺和第二次离子注入工艺，当离子注入工艺采用的离子为N型掺杂离子时，所述第一次离子注入工艺的N型掺杂离子注入的能量在10Kev-80Kev之间，掺杂剂量在1E13-1E14之间，所述N型掺杂离子注入时的入射角度为与所述半导体衬底的表面的垂直线的夹角呈0～45°；所述第二次离子注入工艺的N型掺杂离子注入的能量在10Kev-80Kev之间，掺杂剂量在1E15-8E15之间，所述N型掺杂注入时的入射角度为与所述半导体衬底的表面的垂直线的夹角呈0～45°。
进一步的，离子注入工艺包括第一次离子注入工艺和第二次离子注入工艺，当离子注入工艺采用的离子为N型掺杂离子时，所述第一次离子注入工艺的N型掺杂离子注入的能量在10Kev-80Kev之间，掺杂剂量在1E15-8E15之间，所述N型掺杂注入时的入射角度为与所述半导体衬底的表面的垂直线的夹角呈0～45°；所述第二次离子注入工艺的N型掺杂离子注入的能量在10Kev-80Kev之间，掺杂剂量在1E13-1E14之间，所述N型掺杂离子注入时的入射角度为与所述半导体衬底的表面的垂直线的夹角呈0～45°。
进一步的，所述N型掺杂离子磷离子、砷离子和锑离子中的至少一种。
进一步的，当离子注入工艺采用的离子为P型掺杂离子时，所述P型掺杂离子注入的能量在1Kev-30Kev之间，掺杂剂量在1E15-8E15之间，所述P型掺杂离子注入时的入射角度为与所述半导体衬底的表面的垂直线的夹角呈0～45°。
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进一步的，当离子注入工艺采用的离子为P型掺杂离子时，所述第一次离子注入工艺的P型掺杂离子注入的能量在1Kev-30Kev之间，掺杂剂量在1E15-8E15之间，所述P型掺杂离子注入时的入射角度为与所述半导体衬底的表面的垂直线的夹角呈0～45°；所述第二次离子注入工艺的P型掺杂离子注入的能量在1Kev-30Kev之间，掺杂剂量在1E13-1E14之间，所述P型掺杂离子注入时的入射角度为与所述半导体衬底的表面的垂直线的夹角呈0～45°。
进一步的，所述P型掺杂离子包括硼离子、氟化硼离子、镓离子和铟离子中的至少一种。
可选的，所述间隙壁包括形成于所述栅极两侧的间隙壁绝缘层，以及形成与所述间隙壁绝缘层外侧的间隙壁结构。
本发明提供了一种MOS晶体管，采用上述所述的MOS晶体管的形成方法制备而成。
与现有技术相比存在以下有益效果：
本发明提供的一种MOS晶体管及其形成方法，所述MOS晶体管的形成方法中，根据得到的栅极结构和间隙壁的AEI CD动态调整离子注入的能量和/或剂量，可以降低不同晶圆上的芯片的饱和电流和阈值电压的均匀性，即，可以降低MOS晶体管的片间差异，从而降低了对具有该MOS晶体管的半导体器件的工作特性的影响。
附图说明
图1为一种MOS晶体管的结构示意图；
图2为本发明一实施例MOS晶体管的形成方法的流程示意图；
图3a-3b为本发明一实施例的MOS晶体管在各步骤中的结构示意图.
附图标记说明：
图1中：
1-半导体衬底；2-栅极介电层；3-栅极；4-金属硅化物；5-浅掺杂源/漏区；6-间隙壁；7-源/漏极；
图3中：
100-半导体衬底；
200-栅极结构；210-栅极介电层；220-栅极；230-金属硅化物；
300-间隙壁；310-间隙壁绝缘层；320-间隙壁结构；
410-浅掺杂源/漏区；420-源/漏区；d-AEI CD。
具体实施方式
如背景技术中所提及，随着MOS晶体管的尺寸越来越小，MOS晶体管的栅极结构的尺寸(即，栅极结构从源极向漏极延伸方向的长度)也越来越小，使得半导体器件的性能稳定性的要求越来越严格。
如图1所示，传统的，一种MOS晶体管的形成方法包括以下步骤：
步骤S11：提供一半导体衬底1，所述半导体衬底1上形成有栅极结构，形成于所述栅极结构两侧的间隙壁6，形成于所述栅极结构两侧的半导体衬底1内的浅掺杂源/漏区5；
步骤S12：得到所述栅极结构和间隙壁6的刻蚀后检测(AEI，After EtchInspection)关键尺寸(CD，Critical Dimension)，以确定形成的栅极结构和间隙壁的刻蚀制程是否稳定，所述AEI CD为从源极向漏极延伸方向上栅极结构的长度及两个间隙壁最大长度之和；以及
步骤S13：以所述间隙壁6为掩模对所述半导体衬底1进行离子注入，以形成MOS晶体管。
在上述步骤S13中，对不同晶圆上的MOS晶体管的离子注入条件(例如注入离子类型、离子注入的能量、剂量以及角度等)是相同的，这就造成不同晶圆的MOS晶体管在形成栅极结构和间隙壁后的AEI CD值存在差异时，不同晶圆上的芯片的饱和电流和阈值电压存在较大的偏差，即，不同晶圆上的芯片的片间差异较大。而发明人研究发现，栅极结构和间隙的AEI CD(即，栅极结构和间隙从源极向漏极延伸方向的长度)与MOS晶体管的饱和电流和阈值电压之间存在以下关系：当栅极结构和间隙的尺寸较小时，该MOS晶体管的饱和电流较大，阈值电压较小，当栅极结构和间隙的尺寸较大时，该MOS晶体管的饱和电流较小，阈值电压较大，即，MOS晶体管的饱和电流与栅极结构和间隙的AEI CD成反比，阈值电压与栅极结构和间隙的AEI CD成正比关系。这就使得不同晶圆上芯片的饱和电流和阈值电压的差异都较大，即，不同晶圆的MOS晶体管的片间差异较大，从而影响了具有该MOS晶体管的半导体器件的工作特性。
基于上述研究，本发明提供的一种MOS晶体管及其形成方法，所述MOS晶体管的形成方法中，根据得到的栅极结构和间隙壁的AEI CD动态调整离子注入的能量和/或剂量，可以降低不同晶圆上的芯片的饱和电流和阈值电压的均匀性，即，可以降低MOS晶体管的片间差异，从而降低了对具有该MOS晶体管的半导体器件的工作特性的影响。
以下将对本发明的一种MOS晶体管及其形成方法作进一步的详细描述。下面将参照附图对本发明进行更详细的描述，其中表示了本发明的优选实施例，应该理解本领域技术人员可以修改在此描述的本发明而仍然实现本发明的有利效果。因此，下列描述应当被理解为对于本领域技术人员的广泛知道，而并不作为对本发明的限制。
为了清楚，不描述实际实施例的全部特征。在下列描述中，不详细描述公知的功能和结构，因为它们会使本发明由于不必要的细节而混乱。应当认为在任何实际实施例的开发中，必须做出大量实施细节以实现开发者的特定目标，例如按照有关系统或有关商业的限制，由一个实施例改变为另一个实施例。另外，应当认为这种开发工作可能是复杂和耗费时间的，但是对于本领域技术人员来说仅仅是常规工作。
为使本发明的目的、特征更明显易懂，下面结合附图对本发明的具体实施方式作进一步的说明。需说明的是，附图均采用非常简化的形式且均使用非精准的比率，仅用以方便、明晰地辅助说明本发明实施例的目的。
本实施例所提供的一种MOS晶体管的形成方法。图2为本实施例MOS晶体管的形成方法的流程示意图。如图2所示，该方法包括以下步骤：
步骤S21：提供一半导体衬底，所述半导体衬底上形成有栅极结构，形成于所述栅极结构两侧的间隙壁；
步骤S22：得到所述栅极结构和间隙壁的AEI CD；以及
步骤S23：以所述间隙壁为掩模对所述栅极结构和间隙壁两侧的半导体衬底进行离子注入，所述离子注入的能量和/或剂量根据所述AEI CD动态调整，以形成MOS晶体管。
下面结合图2以及图3a-3b对本实施例所公开的一种MOS晶体管的形成方法进行更详细的介绍。需要说明的是，根据MOS晶体管的源/漏区掺杂类型的不同，其可分为NMOS晶体管和PMOS晶体管。为便于理解，以下实施例以NMOS晶体管为例进行示范性说明。
如图3a所示，首先执行步骤S21，提供一半导体衬底100，所述半导体衬底100上形成有栅极结构200，形成于所述栅极结构200两侧的间隙壁300。
所述半导体衬底100可为后续工艺提供操作平台，其可以是本领域技术人员熟知的任何用以承载半导体集成电路组成元件的底材，可以是裸片，也可以是经过外延生长工艺处理后的晶圆，详细的，所述半导体衬底100例如是绝缘体上硅(silicon-on-insulator，SOI)基底、体硅(bulk silicon)基底、锗基底、锗硅基底、磷化铟(InP)基底、砷化镓(GaAs)基底或者绝缘体上锗基底等。所述半导体衬底100中可以具有浅沟槽隔离结构(STI)以及由所述浅沟槽隔离结构限定出的用于制作MOS晶体管的有源区。所述半导体衬底100中还可以具有阱区，所述阱区中的掺杂离子的导电类型通常与后续形成的源/漏区中的掺杂离子的导电类型相反，即，在N型阱区上方可以形成PMOS晶体管，而在P型阱区上方可以形成NMOS晶体管。
本步骤具体的包括：首先，可以采用热氧化(湿氧化或者干氧化)工艺、原位蒸汽产生工艺(ISSG)、化学气相沉积(CVD)工艺或原子层沉积工艺等工艺在所述半导体衬底100的全局表面上形成介质层210。所述介质层210的材质可以为氧化硅或氮氧化硅等。其次，可以采用化学气相沉积工艺在所述介质层210的表面上沉积未掺杂的多晶硅层来作为用于制作栅极的栅极层，也可以采用原位掺杂工艺在沉积未掺杂的多晶硅层的过程中对所述沉积的多晶硅层进行轻掺杂，以形成轻掺杂的多晶硅层，作为用于制作栅极的栅极层。然后，刻蚀所述未掺杂的多晶硅层或轻掺杂的多晶硅层，形成栅极220。接着，在所述介质层210上形成图形化的第一掩膜层，所述图形化的第一掩模层在所述栅极220两侧形成有第一开口，并以所述栅极220以及图形化的第一掩膜层为掩模，对所述第一开口下方的半导体衬底100进行第一次离子注入，以在所述半导体衬底100中形成轻掺杂源/漏区410。当待形成的MOS晶体管为N型晶体管时，则所述轻掺杂离子注入工艺所采用的离子为N型掺杂离子(即导电类型为N型的离子)，所述N型掺杂离子例如包括磷(P)离子、砷(As)离子和锑(Sb)离子中的至少一种；当待形成的MOS晶体管为P型晶体管时，则所述离子注入的工艺所采用的离子为P型掺杂离子(即导电类型为P型的离子)，所述P型掺杂离子包括硼(B)离子、氟化硼(BF2 +)离子、镓(Ga)离子和铟(In)离子中的至少一种。接着，去除所述图形化的第一掩模层。接着，可以在所述栅极220两侧形成间隙壁300，所述间隙壁300包括形成于所述栅极220两侧的间隙壁绝缘层310，以及形成与所述间隙壁绝缘层310外侧的间隙壁结构320，所述间隙壁绝缘层310例如为氮化物，进一步的例如为氮化硅。所述间隙壁结构320例如是由下至上依次包括氧化物、氮化物和氧化物；或者，所述间隙壁结构320例如是由下至上依次包括。
请继续参阅图3a，接着执行步骤S22，得到所述栅极结构200和间隙壁300的AEI CDd。
其中，所述AEI CD d为从源极向漏极延伸方向上栅极结构的长度及两个间隙壁最大长度之和。
本步骤中，可以得到同一批次的每个晶圆的MOS晶体管的栅极结构200和间隙壁300的AEI CD d，也可以根据需求对同一批次晶圆进行抽检，以得到部分数量的晶圆的MOS晶体管的栅极结构200和间隙壁300的AEI CD d，且通过所述栅极结构200和间隙壁300的AEI CD d不仅可以确定形成的栅极结构和间隙壁的刻蚀制程是否稳定，还可以根据AEI CDd的数值来调整后续的离子注入时的注入剂量，从而降低不同晶圆上的芯片的饱和电流和阈值电压的均匀性，即，降低MOS晶体管的片间差异，进而降低了对具有该MOS晶体管的半导体器件的工作特性的影响。
如图3b所示，接着执行步骤S23，以所述间隙壁300为掩模对所述半导体衬底100进行离子注入，所述离子注入的能量和/或剂量根据所述AEI CD d动态调整，以形成MOS晶体管。
在本实施例中，当离子注入工艺采用的离子为N型掺杂离子(即，导电类型为N型的离子)时，所述N型掺杂离子例如包括磷(P)离子、砷(As)离子和锑(Sb)离子中的至少一种，所述N型掺杂离子注入的能量例如是在10Kev-80Kev之间，掺杂剂量例如是在1E15-8E15之间，所述N型掺杂离子注入时的入射角度为与所述半导体衬底的表面的垂直线的夹角例如是呈0～45°；当离子注入工艺采用的离子为P型掺杂离子(即导电类型为P型的离子)时，所述P型掺杂离子包括硼(B)离子、氟化硼(BF2 +)离子、镓(Ga)离子和铟(In)离子中的至少一种。所述P型掺杂离子注入的能量例如是在1Kev-30Kev之间，掺杂剂量例如是在1E15-8E15之间，所述P型掺杂离子注入时的入射角度为与所述半导体衬底的表面的垂直线的夹角例如是呈0～45°。
在本步骤中，以所述间隙壁300为掩模对所述半导体衬底100进行离子注入，根据所述AEI CD d，可以仅对所述离子注入的能量动态调整，也可以仅对所述离子注入的剂量动态调整，也可以对所述离子注入的能量和剂量同时动态调整，当所述AEI CD d小于设计值中心值时，适量的减少所述离子注入的能量和/或剂量；当所述AEI CD d大于设计值中心值时，适量的增加所述离子注入的能量和/或剂量，增加或减少的能量和/或剂量的具体量根据实际需求来选择。
在其他实施例中，为了其他性能的考虑，例如是为了击穿电压的考虑，离子注入工艺包括第一次离子注入工艺和第二次离子注入工艺，根据所述AEI CD d动态调整所述第一次离子注入工艺和/或第二次离子注入工艺中离子注入的能量和/或剂量。具体的，当离子注入工艺采用的离子为N型掺杂离子时，所述第一次离子注入工艺的所述N型掺杂离子例如包括磷(P)离子、砷(As)离子和锑(Sb)离子中的至少一种。作为示例，所述N型掺杂离子(例如是砷离子)注入的能量例如是在10Kev-80Kev之间，掺杂剂量例如是在1E13-1E14之间，所述N型掺杂离子注入时的入射角度为与所述半导体衬底的表面的垂直线的夹角例如是呈0～45°。所述第二次离子注入工艺所采用的所述N型掺杂离子例如包括磷(P)离子、砷(As)离子和锑(Sb)离子中的至少一种。作为示例，所述N型掺杂离子(例如是磷离子)注入的能量例如是在10Kev-80Kev之间，掺杂剂量例如是在1E15-8E15之间，所述N型掺杂注入时的入射角度为与所述半导体衬底的表面的垂直线的夹角例如是呈0～45°；或者，所述第一次离子注入工艺的N型掺杂离子注入的能量在10Kev-80Kev之间，掺杂剂量在1E15-8E15之间，所述N型掺杂注入时的入射角度为与所述半导体衬底的表面的垂直线的夹角呈0～45°；所述第二次离子注入工艺的N型掺杂离子注入的能量在10Kev-80Kev之间，掺杂剂量在1E13-1E14之间，所述N型掺杂离子注入时的入射角度为与所述半导体衬底的表面的垂直线的夹角呈0～45°。当离子注入工艺采用的离子为P型掺杂离子时，所述第一次离子注入工艺的所述P型掺杂离子包括硼(B)离子、氟化硼(BF2 +)离子、镓(Ga)离子和铟(In)离子中的至少一种。作为示例，所述P型掺杂离子(例如是硼离子)注入的能量例如是在1Kev-30Kev之间，掺杂剂量例如是在1E13-1E14之间，所述P型掺杂离子注入时的入射角度为与所述半导体衬底的表面的垂直线的夹角例如是呈0～45°；所述第二次离子注入工艺的所述P型掺杂离子包括硼(B)离子、氟化硼(BF2 +)离子、镓(Ga)离子和铟(In)离子中的至少一种。作为示例，所述P型掺杂离子(例如是铟离子)注入的能量例如是在1Kev-30Kev之间，掺杂剂量例如是在1E15-8E15之间，所述P型掺杂离子注入时的入射角度为与所述半导体衬底的表面的垂直线的夹角例如是呈0～45°；或者，所述第一次离子注入工艺的P型掺杂离子注入的能量在1Kev-30Kev之间，掺杂剂量在1E15-8E15之间，所述P型掺杂离子注入时的入射角度为与所述半导体衬底的表面的垂直线的夹角呈0～45°；所述第二次离子注入工艺的P型掺杂离子注入的能量在1Kev-30Kev之间，掺杂剂量在1E13-1E14之间，所述P型掺杂离子注入时的入射角度为与所述半导体衬底的表面的垂直线的夹角呈0～45°。本步骤通过AEI CD来调整第一次离子注入工艺和/或第二次离子注入工艺中的注入剂量，可以降低不同晶圆MOS晶体管的饱和电流之间的差异，即，可以降低不同晶圆的MOS晶体管的片间差异，从而降低了对具有该MOS晶体管的半导体器件的工作特性的影响。
本实施例还提供了一种MOS晶体管，由上述方法制备而成。
综上可知，本发明提供的一种MOS晶体管及其形成方法，所述MOS晶体管的形成方法中，根据得到的栅极结构和间隙壁的AEI CD动态调整离子注入的能量和/或剂量，可以降低不同晶圆上的芯片的饱和电流和阈值电压的均匀性，即，可以降低MOS晶体管的片间差异，从而降低了对具有该MOS晶体管的半导体器件的工作特性的影响。
此外，需要说明的是，除非特别说明或者指出，否则说明书中的术语“第一”、“第二”的描述仅仅用于区分说明书中的各个组件、元素、步骤等，而不是用于表示各个组件、元素、步骤之间的逻辑关系或者顺序关系等。
可以理解的是，虽然本发明已以较佳实施例披露如上，然而上述实施例并非用以限定本发明。对于任何熟悉本领域的技术人员而言，在不脱离本发明技术方案范围情况下，都可利用上述揭示的技术内容对本发明技术方案作出许多可能的变动和修饰，或修改为等同变化的等效实施例。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何简单修改、等同变化及修饰，均仍属于本发明技术方案保护的范围内。
Claims (11)
1.一种MOS晶体管的形成方法，其特征在于，包括以下步骤：
提供一半导体衬底，所述半导体衬底上形成有栅极结构，在所述栅极结构两侧的所述半导体衬底中形成轻掺杂源/漏区，形成于所述栅极结构两侧的间隙壁；
得到所述栅极结构和间隙壁的刻蚀后检测关键尺寸；以及
以所述间隙壁为掩模对所述栅极结构和间隙壁两侧的半导体衬底进行离子注入，以形成源/漏区，从而形成MOS晶体管，其中，所述离子注入的能量和/或剂量根据所述刻蚀后检测关键尺寸动态调整，所述刻蚀后检测关键尺寸为从所述源区向所述漏区延伸方向上所述栅极结构的长度及两个所述间隙壁最大长度之和；
其中，所述动态调整为当所述刻蚀后检测关键尺寸小于设计值中心值时，减少所述离子注入的能量和/或剂量；当所述刻蚀后检测关键尺寸大于设计值中心值时，增加所述离子注入的能量和/或剂量。
2.如权利要求1所述的形成方法，其特征在于，当离子注入工艺采用的离子为N型掺杂离子时，所述N型掺杂离子注入的能量在10Kev-80Kev之间，掺杂剂量在1E15cm-2-8E15cm-2之间，所述N型掺杂离子注入时的入射角度为与所述半导体衬底的表面的垂直线的夹角呈0～45°。
3.如权利要求1所述的形成方法，其特征在于，离子注入工艺包括第一次离子注入工艺和第二次离子注入工艺，当离子注入工艺采用的离子为N型掺杂离子时，所述第一次离子注入工艺的N型掺杂离子注入的能量在10Kev-80Kev之间，掺杂剂量在1E13cm-2-1E14cm-2之间，所述N型掺杂离子注入时的入射角度为与所述半导体衬底的表面的垂直线的夹角呈0～45°；所述第二次离子注入工艺的N型掺杂离子注入的能量在10Kev-80Kev之间，掺杂剂量在1E15cm-2-8E15cm-2之间，所述N型掺杂注入时的入射角度为与所述半导体衬底的表面的垂直线的夹角呈0～45°。
4.如权利要求1所述的形成方法，其特征在于，离子注入工艺包括第一次离子注入工艺和第二次离子注入工艺，当离子注入工艺采用的离子为N型掺杂离子时，所述第一次离子注入工艺的N型掺杂离子注入的能量在10Kev-80Kev之间，掺杂剂量在1E15cm-2-8E15cm-2之间，所述N型掺杂注入时的入射角度为与所述半导体衬底的表面的垂直线的夹角呈0～45°；所述第二次离子注入工艺的N型掺杂离子注入的能量在10Kev-80Kev之间，掺杂剂量在1E13cm-2-1E14cm-2之间，所述N型掺杂离子注入时的入射角度为与所述半导体衬底的表面的垂直线的夹角呈0～45°。
5.如权利要求2-4中任一项所述的形成方法，其特征在于，所述N型掺杂离子为磷离子、砷离子和锑离子中的至少一种。
6.如权利要求1所述的形成方法，其特征在于，当离子注入工艺采用的离子为P型掺杂离子时，所述P型掺杂离子注入的能量在1Kev-30Kev之间，掺杂剂量在1E15cm-2-8E15cm-2之间，所述P型掺杂离子注入时的入射角度为与所述半导体衬底的表面的垂直线的夹角呈0～45°。
7.如权利要求3所述的形成方法，其特征在于，当离子注入工艺采用的离子为P型掺杂离子时，所述第一次离子注入工艺的P型掺杂离子注入的能量在1Kev-30Kev之间，掺杂剂量在1E13cm-2-1E14cm-2之间，所述P型掺杂离子注入时的入射角度为与所述半导体衬底的表面的垂直线的夹角呈0～45°；所述第二次离子注入工艺的P型掺杂离子注入的能量在1Kev-30Kev之间，掺杂剂量在1E15cm-2-8E15cm-2之间，所述P型掺杂离子注入时的入射角度为与所述半导体衬底的表面的垂直线的夹角呈0～45°。
8.如权利要求3所述的形成方法，其特征在于，当离子注入工艺采用的离子为P型掺杂离子时，所述第一次离子注入工艺的P型掺杂离子注入的能量在1Kev-30Kev之间，掺杂剂量在1E15cm-2-8E15cm-2之间，所述P型掺杂离子注入时的入射角度为与所述半导体衬底的表面的垂直线的夹角呈0～45°；所述第二次离子注入工艺的P型掺杂离子注入的能量在1Kev-30Kev之间，掺杂剂量在1E13cm-2-1E14cm-2之间，所述P型掺杂离子注入时的入射角度为与所述半导体衬底的表面的垂直线的夹角呈0～45°。
9.如权利要求6-8中任一项所述的形成方法，其特征在于，所述P型掺杂离子包括硼离子、氟化硼离子、镓离子和铟离子中的至少一种。
10.如权利要求1所述的形成方法，其特征在于，所述间隙壁包括形成于所述栅极两侧的间隙壁绝缘层，以及形成与所述间隙壁绝缘层外侧的间隙壁结构。
11.一种MOS晶体管，其特征在于，由权利要求1-10中任一项所述的形成方法制备而成。
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