JP2003264311A - ホトダイオードを有する集積回路の製造方法 - Google Patents
ホトダイオードを有する集積回路の製造方法Info
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- 238000000034 method Methods 0.000 title claims abstract description 33
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 47
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 47
- 239000010703 silicon Substances 0.000 claims abstract description 47
- 230000000903 blocking effect Effects 0.000 claims abstract description 18
- 229910021332 silicide Inorganic materials 0.000 claims description 39
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims description 39
- 239000004065 semiconductor Substances 0.000 claims description 17
- 238000004519 manufacturing process Methods 0.000 claims description 14
- 239000002019 doping agent Substances 0.000 claims description 11
- 239000000758 substrate Substances 0.000 claims description 11
- 150000004767 nitrides Chemical class 0.000 claims description 9
- 229910052796 boron Inorganic materials 0.000 claims description 8
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 claims description 7
- 230000005855 radiation Effects 0.000 claims description 7
- 238000000151 deposition Methods 0.000 claims description 6
- 238000005468 ion implantation Methods 0.000 claims description 5
- 230000005540 biological transmission Effects 0.000 claims description 4
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 3
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 3
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 3
- 238000001228 spectrum Methods 0.000 claims description 3
- 241000255777 Lepidoptera Species 0.000 claims 1
- 238000012545 processing Methods 0.000 abstract description 8
- 239000010410 layer Substances 0.000 description 100
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 12
- 229920005591 polysilicon Polymers 0.000 description 12
- 230000008569 process Effects 0.000 description 9
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 8
- 229910052721 tungsten Inorganic materials 0.000 description 8
- 239000010937 tungsten Substances 0.000 description 8
- 239000006117 anti-reflective coating Substances 0.000 description 7
- 229910052782 aluminium Inorganic materials 0.000 description 6
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 6
- 238000013461 design Methods 0.000 description 5
- 239000007943 implant Substances 0.000 description 5
- 229910052698 phosphorus Inorganic materials 0.000 description 5
- 239000011574 phosphorus Substances 0.000 description 5
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 4
- 229910052751 metal Inorganic materials 0.000 description 4
- 239000002184 metal Substances 0.000 description 4
- 239000004642 Polyimide Substances 0.000 description 3
- 238000005530 etching Methods 0.000 description 3
- 238000002955 isolation Methods 0.000 description 3
- 239000000463 material Substances 0.000 description 3
- 238000002161 passivation Methods 0.000 description 3
- 229920001721 polyimide Polymers 0.000 description 3
- 230000004044 response Effects 0.000 description 3
- 230000003667 anti-reflective effect Effects 0.000 description 2
- 229910052785 arsenic Inorganic materials 0.000 description 2
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 2
- 230000008901 benefit Effects 0.000 description 2
- -1 boron ions Chemical class 0.000 description 2
- 239000002800 charge carrier Substances 0.000 description 2
- 238000001312 dry etching Methods 0.000 description 2
- 230000005670 electromagnetic radiation Effects 0.000 description 2
- 238000010438 heat treatment Methods 0.000 description 2
- 238000002513 implantation Methods 0.000 description 2
- 230000001939 inductive effect Effects 0.000 description 2
- 230000003287 optical effect Effects 0.000 description 2
- 230000005693 optoelectronics Effects 0.000 description 2
- 238000000059 patterning Methods 0.000 description 2
- 239000003870 refractory metal Substances 0.000 description 2
- 125000006850 spacer group Chemical group 0.000 description 2
- 229910021341 titanium silicide Inorganic materials 0.000 description 2
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 1
- ALKWEXBKAHPJAQ-NAKRPEOUSA-N Asn-Leu-Asp-Asp Chemical group NC(=O)C[C@H](N)C(=O)N[C@@H](CC(C)C)C(=O)N[C@@H](CC(O)=O)C(=O)N[C@@H](CC(O)=O)C(O)=O ALKWEXBKAHPJAQ-NAKRPEOUSA-N 0.000 description 1
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- 238000010521 absorption reaction Methods 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 239000003989 dielectric material Substances 0.000 description 1
- 230000009977 dual effect Effects 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 1
- BHEPBYXIRTUNPN-UHFFFAOYSA-N hydridophosphorus(.) (triplet) Chemical compound [PH] BHEPBYXIRTUNPN-UHFFFAOYSA-N 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 230000000873 masking effect Effects 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 238000001465 metallisation Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 238000004806 packaging method and process Methods 0.000 description 1
- 238000012536 packaging technology Methods 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
- 239000011241 protective layer Substances 0.000 description 1
- 230000035945 sensitivity Effects 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 239000010936 titanium Substances 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
- H01L27/144—Devices controlled by radiation
- H01L27/146—Imager structures
- H01L27/14643—Photodiode arrays; MOS imagers
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
- H01L27/144—Devices controlled by radiation
- H01L27/146—Imager structures
- H01L27/14601—Structural or functional details thereof
- H01L27/1462—Coatings
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
- H01L27/144—Devices controlled by radiation
- H01L27/146—Imager structures
- H01L27/14601—Structural or functional details thereof
- H01L27/1463—Pixel isolation structures
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- Light Receiving Elements (AREA)
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Abstract
(57)【要約】
【課題】 ホトダイオードを包含する集積回路装置及び
その製造方法を提供する。 【解決手段】 ダイオード構造を形成するためにトラン
ジスタ構造を適合させることによりＣＭＯＳ処理技術を
使用して異なる構造を有する高速及び効率的なホトダイ
オードを製造する。該ホトダイオードのアノード領域は
ＰＭＯＳトランジスタのＰＬＤＤ領域か又はＮＭＯＳト
ランジスタのＰウエルのいずれかに対応しており、異な
るアノード領域深さ、従って異なるドリフト領域厚さを
有する２つの異なるホトダイオード構造を提供する。ホ
トダイオードのシリコン表面上で使用される反射防止膜
は、本装置のその他の箇所においてシリコンブロッキン
グマスクとして使用される。
その製造方法を提供する。 【解決手段】 ダイオード構造を形成するためにトラン
ジスタ構造を適合させることによりＣＭＯＳ処理技術を
使用して異なる構造を有する高速及び効率的なホトダイ
オードを製造する。該ホトダイオードのアノード領域は
ＰＭＯＳトランジスタのＰＬＤＤ領域か又はＮＭＯＳト
ランジスタのＰウエルのいずれかに対応しており、異な
るアノード領域深さ、従って異なるドリフト領域厚さを
有する２つの異なるホトダイオード構造を提供する。ホ
トダイオードのシリコン表面上で使用される反射防止膜
は、本装置のその他の箇所においてシリコンブロッキン
グマスクとして使用される。
Description
【０００１】
【発明の属する技術分野】本発明は、大略、半導体ホト
ダイオードに関するものであって、更に詳細には、ホト
ダイオードを包含する集積回路装置及びその製造方法に
関するものである。
ダイオードに関するものであって、更に詳細には、ホト
ダイオードを包含する集積回路装置及びその製造方法に
関するものである。
【０００２】
【従来の技術】半導体ホトダイオード (光検知器)の構
造及び機能は公知である。ホトダイオードはホトンの形
態の電磁放射を電気的エネルギへ変換させる。典型的な
ホトダイオードは電磁放射スペクトルの可視光及び近赤
外範囲内において動作する。異なる半導体物質は、ホト
ダイオードが応答する放射の特定の波長を決定する。ホ
トダイオードは、例えばゲルマニウム及びシリコン等の
元素半導体から製造することが可能であり、更に、例え
ばガリウム砒素等の所謂ＩＩＩ−Ｖ化合物半導体から製
造することも可能である。
造及び機能は公知である。ホトダイオードはホトンの形
態の電磁放射を電気的エネルギへ変換させる。典型的な
ホトダイオードは電磁放射スペクトルの可視光及び近赤
外範囲内において動作する。異なる半導体物質は、ホト
ダイオードが応答する放射の特定の波長を決定する。ホ
トダイオードは、例えばゲルマニウム及びシリコン等の
元素半導体から製造することが可能であり、更に、例え
ばガリウム砒素等の所謂ＩＩＩ−Ｖ化合物半導体から製
造することも可能である。
【０００３】典型的なホトダイオードは、表面Ｐ型アノ
ード領域を包含しており、それに対してアノードコンタ
クトが形成される。反射防止膜がＰ型領域の上側に設け
られ且つホトダイオードが吸収すべく設計された波長に
おける放射の高い透過割合を確保すべく構成される。Ｐ
型領域の下側は非常に軽度にドープしたＮ型ドリフト領
域であり、その中において、入射する放射のホトンが吸
収され、正孔−電子対を発生する。Ｎ型ドリフト領域に
隣接して高度にドープしたＮ＋カソード領域が設けら
れ、それに対して、装置の表面においてカソードコンタ
クトが形成される。Ｐ型アノード領域とＮ型ドリフト領
域との間のＰＮ接合が印加電圧によって逆バイアスさ
れ、接合の両側に空乏層を発生させる。Ｎ型ドリフト領
域は比較的軽度にドープされているので、空乏層は支配
的に接合のＮ型側に存在しており、ドリフト領域深くに
延在している。空乏層内において発生された正孔及び電
子は印加電圧に応答して反対方向に掃引され、入射放射
の関数である電流を供給する。
ード領域を包含しており、それに対してアノードコンタ
クトが形成される。反射防止膜がＰ型領域の上側に設け
られ且つホトダイオードが吸収すべく設計された波長に
おける放射の高い透過割合を確保すべく構成される。Ｐ
型領域の下側は非常に軽度にドープしたＮ型ドリフト領
域であり、その中において、入射する放射のホトンが吸
収され、正孔−電子対を発生する。Ｎ型ドリフト領域に
隣接して高度にドープしたＮ＋カソード領域が設けら
れ、それに対して、装置の表面においてカソードコンタ
クトが形成される。Ｐ型アノード領域とＮ型ドリフト領
域との間のＰＮ接合が印加電圧によって逆バイアスさ
れ、接合の両側に空乏層を発生させる。Ｎ型ドリフト領
域は比較的軽度にドープされているので、空乏層は支配
的に接合のＮ型側に存在しており、ドリフト領域深くに
延在している。空乏層内において発生された正孔及び電
子は印加電圧に応答して反対方向に掃引され、入射放射
の関数である電流を供給する。
【０００４】集積回路の一部として１個を超えるホトダ
イオードを包含することがある適用例に対して望ましい
場合がある。米国特許第５，１７７，５８１号は、集積
回路チップ上に複数個の同一のホトダイオードを組込む
ことを記載した従来技術の特許の１例である。
イオードを包含することがある適用例に対して望ましい
場合がある。米国特許第５，１７７，５８１号は、集積
回路チップ上に複数個の同一のホトダイオードを組込む
ことを記載した従来技術の特許の１例である。
【０００５】ホトダイオードの設計におけるトレードオ
フ即ち利益衡量が種々の動作特性を決定することが知ら
れている。又、部分的に入射放射信号に応答して複雑な
機能を実施するために他の要素 (トランジスタ、抵抗
等)と同一の半導体チップ上にホトダイオードを組込む
場合に、このような他の要素を製造するプロセスの拘束
条件をホトダイオードの設計において考慮に入れねばな
らない。装置設計における複雑な機能性を与えるために
設計者に対して使用可能な柔軟性を最大とすると共に半
導体製造プロセスの複雑性を最小のものとすることが望
ましい。技術水準のＣＭＯＳ又はＢｉＣＭＯＳプロセス
技術で製造した集積回路チップ上にホトダイオードを包
含させることは、前述した設計上の考慮事項に貢献す
る。ＣＭＯＳ装置は相補的なタイプのＭＯＳトランジス
タ (ＰＭＯＳ及びＮＭＯＳの両方)を包含している。Ｂ
ｉＣＭＯＳ装置はバイポーラトランジスタのみならずＭ
ＯＳトランジスタを包含している。
フ即ち利益衡量が種々の動作特性を決定することが知ら
れている。又、部分的に入射放射信号に応答して複雑な
機能を実施するために他の要素 (トランジスタ、抵抗
等)と同一の半導体チップ上にホトダイオードを組込む
場合に、このような他の要素を製造するプロセスの拘束
条件をホトダイオードの設計において考慮に入れねばな
らない。装置設計における複雑な機能性を与えるために
設計者に対して使用可能な柔軟性を最大とすると共に半
導体製造プロセスの複雑性を最小のものとすることが望
ましい。技術水準のＣＭＯＳ又はＢｉＣＭＯＳプロセス
技術で製造した集積回路チップ上にホトダイオードを包
含させることは、前述した設計上の考慮事項に貢献す
る。ＣＭＯＳ装置は相補的なタイプのＭＯＳトランジス
タ (ＰＭＯＳ及びＮＭＯＳの両方)を包含している。Ｂ
ｉＣＭＯＳ装置はバイポーラトランジスタのみならずＭ
ＯＳトランジスタを包含している。
【０００６】
【発明が解決しようとする課題】本発明は、以上の点に
鑑みなされたものであって、上述した如き従来技術の欠
点を解消し、ホトダイオードを包含する集積回路装置及
びその製造方法の改良を提供することを目的とする。
鑑みなされたものであって、上述した如き従来技術の欠
点を解消し、ホトダイオードを包含する集積回路装置及
びその製造方法の改良を提供することを目的とする。
【０００７】
【課題を解決するための手段】本発明の主目的によれ
ば、異なる構造のホトダイオードが集積回路を画定する
トランジスタと共に半導体チップ上に集積化される。該
ホトダイオードはトランジスタの構造に対応する構造を
使用して構築される。従って、ＣＭＯＳ集積回路装置の
製造プロセスは、単一の光電子集積回路装置内にＰＭＯ
Ｓ及びＮＭＯＳトランジスタと共にホトダイオードを組
込むために異なるホトマスクを使用することにより処理
ステップを変更することなしに適合させることが可能で
ある。
ば、異なる構造のホトダイオードが集積回路を画定する
トランジスタと共に半導体チップ上に集積化される。該
ホトダイオードはトランジスタの構造に対応する構造を
使用して構築される。従って、ＣＭＯＳ集積回路装置の
製造プロセスは、単一の光電子集積回路装置内にＰＭＯ
Ｓ及びＮＭＯＳトランジスタと共にホトダイオードを組
込むために異なるホトマスクを使用することにより処理
ステップを変更することなしに適合させることが可能で
ある。
【０００８】異なる深さのアノード領域を使用して同一
のチップ上に高速型及び効率型の両方のホトダイオード
を集積化させることが可能であり、該アノード領域はＰ
ＭＯＳトランジスタのＰＬＤＤ領域又はＮＭＯＳトラン
ジスタのＰウエルに対応している。ホトダイオードのシ
リコン表面上で使用される反射防止膜は、装置上の他の
位置においてシリサイドブロッキング (阻止)マスクと
しても機能する。
のチップ上に高速型及び効率型の両方のホトダイオード
を集積化させることが可能であり、該アノード領域はＰ
ＭＯＳトランジスタのＰＬＤＤ領域又はＮＭＯＳトラン
ジスタのＰウエルに対応している。ホトダイオードのシ
リコン表面上で使用される反射防止膜は、装置上の他の
位置においてシリサイドブロッキング (阻止)マスクと
しても機能する。
【０００９】
【発明の実施の形態】図１Ａ，１Ｂ，１Ｃは本発明に基
づいて製造された半導体集積回路装置１０の代表的な部
分を示している。図１Ａ、１Ｂ，１Ｃは、トランジスタ
及びダイオードの構造が形成されているが、図３に示さ
れており且つ後により詳細に説明する上側保護層を包含
させる前の製造プロセスにおける段階においての装置１
０を示している。
づいて製造された半導体集積回路装置１０の代表的な部
分を示している。図１Ａ、１Ｂ，１Ｃは、トランジスタ
及びダイオードの構造が形成されているが、図３に示さ
れており且つ後により詳細に説明する上側保護層を包含
させる前の製造プロセスにおける段階においての装置１
０を示している。
【００１０】装置１０は、好適には、１０乃至２０Ω・
ｃｍの固有抵抗を有するシリコンである軽度にドープし
たＰ型基板１２上に製造される。図１ＡはＮＭＯＳトラ
ンジスタ１６に隣接したＰＭＯＳトランジスタ１４を示
しており、それらは装置１０の種々の回路を画定する複
数個のこのようなＮＭＯＳ (金属・酸化物・半導体)ト
ランジスタを表わしている。装置１０内にバイポータト
ランジスタ (不図示)も包含させることが可能である。
ＰＭＯＳトランジスタは、チャンネル領域上方に位置さ
れているゲート電極へ負の電圧を印加させることにより
正電荷キャリア(正孔)からなるチャンネルを誘起させる
ことが可能なＮ型領域と共にＰ型ソース領域及びドレイ
ン領域によって特性付けされる。ＮＭＯＳトランジスタ
は、チャンネル領域上方に位置されているゲート電極へ
正の電圧を印加させることにより負の電荷キャリア (電
子)からなるチャンネルを誘起させることが可能なＰ型
領域と共にＮ型ソース領域及びドレイン領域によって特
性付けられる。
ｃｍの固有抵抗を有するシリコンである軽度にドープし
たＰ型基板１２上に製造される。図１ＡはＮＭＯＳトラ
ンジスタ１６に隣接したＰＭＯＳトランジスタ１４を示
しており、それらは装置１０の種々の回路を画定する複
数個のこのようなＮＭＯＳ (金属・酸化物・半導体)ト
ランジスタを表わしている。装置１０内にバイポータト
ランジスタ (不図示)も包含させることが可能である。
ＰＭＯＳトランジスタは、チャンネル領域上方に位置さ
れているゲート電極へ負の電圧を印加させることにより
正電荷キャリア(正孔)からなるチャンネルを誘起させる
ことが可能なＮ型領域と共にＰ型ソース領域及びドレイ
ン領域によって特性付けされる。ＮＭＯＳトランジスタ
は、チャンネル領域上方に位置されているゲート電極へ
正の電圧を印加させることにより負の電荷キャリア (電
子)からなるチャンネルを誘起させることが可能なＰ型
領域と共にＮ型ソース領域及びドレイン領域によって特
性付けられる。
【００１１】図１Ｂは第一ホトダイオード１８を示して
おり、それは装置１０の１つ又はそれ以上のこのような
ダイオード構造を表わしている。図１Ｃは第二ホトダイ
オード２０を示しており、それは装置１０の１つ又はそ
れ以上のこのようなダイオード構造を表わしている。複
数個のＰＭＯＳ及びＮＭＯＳトランジスタ１４及び１６
及び第一及び第二ホトダイオード１８及び２０は、より
大きな装置又はシステム内の電子回路への入力として光
信号が使用される種々の異なる適用例において有用であ
る。例えば、ある光電子システムは６３５ｎｍの波長に
おける赤レーザー光を使用する。ホトダイオード１８及
び２０は、以下の説明から明らかとなるように、このよ
うな赤レーザー光 (又はその他の波長)に対して応答す
べく構成することが可能である。
おり、それは装置１０の１つ又はそれ以上のこのような
ダイオード構造を表わしている。図１Ｃは第二ホトダイ
オード２０を示しており、それは装置１０の１つ又はそ
れ以上のこのようなダイオード構造を表わしている。複
数個のＰＭＯＳ及びＮＭＯＳトランジスタ１４及び１６
及び第一及び第二ホトダイオード１８及び２０は、より
大きな装置又はシステム内の電子回路への入力として光
信号が使用される種々の異なる適用例において有用であ
る。例えば、ある光電子システムは６３５ｎｍの波長に
おける赤レーザー光を使用する。ホトダイオード１８及
び２０は、以下の説明から明らかとなるように、このよ
うな赤レーザー光 (又はその他の波長)に対して応答す
べく構成することが可能である。
【００１２】種々の従来の半導体装置製造技術を使用し
て装置１０を製造することが可能である。Ｎ＋埋込領域
２２，２４，２６は、エピタキシャル成長の前に、基板
１２の上側表面部分内に例えば燐等のＮ型ドーパントを
選択的に注入させることによって形成することが可能で
ある。同様に、Ｐ＋分離領域２８，３０，３２は、エピ
タキシャル成長の前に、基板１２の上側表面部分内にボ
ロンを選択的に注入することにより形成することが可能
である。Ｎ＋及びＰ＋の表示は、これらの領域において
は比較的高い濃度のドーパント (燐又はボロン)が供給
されていることを表わしている。これらの初期的な注入
ステップに続いて、基板１２上に非常に軽度にドープし
たＮ型エピタキシャル層３４を成長させる。例えば、エ
ピタキシャルシリコンが上昇された温度で成長する場合
等の熱処理期間中に、Ｎ＋埋込領域２２，２４，２６及
びＰ＋分離領域２８，３０，３２がエピタキシャル層３
４内に部分的に上方へ拡散し、従ってこのような領域は
基板１２の上側部分及び最終的な装置１０におけるエピ
タキシャル層３４の下側の隣接する部分内に存在する。
エピタキシャル層３４と基板１２とは一体となって装置
１０の単結晶シリコン部分を画定し、その上に装置の回
路要素を相互接続するために種々の絶縁体及び導体を形
成する。
て装置１０を製造することが可能である。Ｎ＋埋込領域
２２，２４，２６は、エピタキシャル成長の前に、基板
１２の上側表面部分内に例えば燐等のＮ型ドーパントを
選択的に注入させることによって形成することが可能で
ある。同様に、Ｐ＋分離領域２８，３０，３２は、エピ
タキシャル成長の前に、基板１２の上側表面部分内にボ
ロンを選択的に注入することにより形成することが可能
である。Ｎ＋及びＰ＋の表示は、これらの領域において
は比較的高い濃度のドーパント (燐又はボロン)が供給
されていることを表わしている。これらの初期的な注入
ステップに続いて、基板１２上に非常に軽度にドープし
たＮ型エピタキシャル層３４を成長させる。例えば、エ
ピタキシャルシリコンが上昇された温度で成長する場合
等の熱処理期間中に、Ｎ＋埋込領域２２，２４，２６及
びＰ＋分離領域２８，３０，３２がエピタキシャル層３
４内に部分的に上方へ拡散し、従ってこのような領域は
基板１２の上側部分及び最終的な装置１０におけるエピ
タキシャル層３４の下側の隣接する部分内に存在する。
エピタキシャル層３４と基板１２とは一体となって装置
１０の単結晶シリコン部分を画定し、その上に装置の回
路要素を相互接続するために種々の絶縁体及び導体を形
成する。
【００１３】処理ステップの次の段階において、反対の
導電型のウエルを形成し、それは、ＰＭＯＳトランジス
タ１４の一部を形成するＮウエル３６と、ＮＭＯＳトラ
ンジスタ１６の一部を形成するＰウエル３８と、第二ホ
トダイオード２０の一部を形成するＰウエル４０と、領
域３０及び３２から上側エピタキシャルシリコン表面へ
Ｐ型物質を延在させるためにＰ＋分離領域３０及び３２
の上方に設けられているＰウエル４１とを包含してい
る。Ｎウエル３６及び装置１０内のその他の位置におけ
る同様のＮウエル (不図示)は、好適には、中間のドー
パント濃度となる燐のイオン注入によって形成される。
Ｐウエル３８，４０，４１及び装置１０内のその他の位
置における同様のＰウエル (不図示)は、好適には、中
間のドーパント濃度となるボロンのイオン注入によって
同時的に形成される。又、この段階において、Ｐ型フィ
ールド注入ステップを実施してＰ＋チャンネルストップ
４２を形成する。これらの構造を製造する技術は半導体
装置の製造において一般的に使用されている。
導電型のウエルを形成し、それは、ＰＭＯＳトランジス
タ１４の一部を形成するＮウエル３６と、ＮＭＯＳトラ
ンジスタ１６の一部を形成するＰウエル３８と、第二ホ
トダイオード２０の一部を形成するＰウエル４０と、領
域３０及び３２から上側エピタキシャルシリコン表面へ
Ｐ型物質を延在させるためにＰ＋分離領域３０及び３２
の上方に設けられているＰウエル４１とを包含してい
る。Ｎウエル３６及び装置１０内のその他の位置におけ
る同様のＮウエル (不図示)は、好適には、中間のドー
パント濃度となる燐のイオン注入によって形成される。
Ｐウエル３８，４０，４１及び装置１０内のその他の位
置における同様のＰウエル (不図示)は、好適には、中
間のドーパント濃度となるボロンのイオン注入によって
同時的に形成される。又、この段階において、Ｐ型フィ
ールド注入ステップを実施してＰ＋チャンネルストップ
４２を形成する。これらの構造を製造する技術は半導体
装置の製造において一般的に使用されている。
【００１４】次に、従来のパターニング技術を使用して
装置１０の選択した区域に約６，０００Åの厚さにフィ
ールド酸化物４４を成長させる。フィールド酸化物４４
は、種々のトランジスタ、抵抗及びダイオードが装置１
０内に形成される活性シリコン領域を分離させる。次
に、燐の深いイオン注入によってＮ＋シンカー４６を形
成して、Ｎ＋埋込層２４及び２６からシリコン表面に向
かって上方への導電性経路を形成する。
装置１０の選択した区域に約６，０００Åの厚さにフィ
ールド酸化物４４を成長させる。フィールド酸化物４４
は、種々のトランジスタ、抵抗及びダイオードが装置１
０内に形成される活性シリコン領域を分離させる。次
に、燐の深いイオン注入によってＮ＋シンカー４６を形
成して、Ｎ＋埋込層２４及び２６からシリコン表面に向
かって上方への導電性経路を形成する。
【００１５】処理ステップの次の段階において、トラン
ジスタのゲート構造及びソース及びドレイン領域を形成
する。図１Ａを参照すると、Ｎウエル３６及びＰウエル
３８の上方のシリコン表面上に薄いゲート酸化物層を成
長させる。次いで、ゲート酸化物層の上を包含する本装
置の上に燐をドープしたポリシリコンを付着形成させ
る。次いで、従来のホトリソグラフィ及びドライエッチ
ング技術を使用して、ポリシリコン層及びゲート酸化物
層をパターン形成してゲート酸化物層４８及びポリシリ
コンゲート５０を画定する。
ジスタのゲート構造及びソース及びドレイン領域を形成
する。図１Ａを参照すると、Ｎウエル３６及びＰウエル
３８の上方のシリコン表面上に薄いゲート酸化物層を成
長させる。次いで、ゲート酸化物層の上を包含する本装
置の上に燐をドープしたポリシリコンを付着形成させ
る。次いで、従来のホトリソグラフィ及びドライエッチ
ング技術を使用して、ポリシリコン層及びゲート酸化物
層をパターン形成してゲート酸化物層４８及びポリシリ
コンゲート５０を画定する。
【００１６】次に、軽度にドープしたドレイン (ＬＤ
Ｄ)注入ステップを実施して、ＰＭＯＳトランジスタ１
４の活性区域の小さな表面部分内に軽度のドーズのボロ
ンイオンを注入することによってＰＬＤＤ領域５２を形
成すると共に、ＮＭＯＳトランジスタ１６の活性区域の
小さな表面部分内に軽度のドーズの燐イオンを注入する
ことによってＮＬＤＤ領域５４を形成する。ポリシリコ
ンゲート５０は、ＬＤＤ注入物がゲート酸化物層４８直
下のシリコン内のチャンネル領域に到達することをブロ
ック即ち阻止するのに充分に厚いものである。ＰＬＤＤ
注入ステップは、又、図１Ｂ及び１Ｃに示したホトダイ
オード１８及び２０内に浅いＰ型領域５６及び５８を同
時的に形成する。ＬＤＤ注入の後に、図１Ａに示したよ
うに、それらの垂直端部に沿ってポリシリコンゲート５
０の両側に従来技術を使用して側壁酸化物スペーサー６
０を形成する。次に、ソース及びドレイン注入ステップ
を実施して、図１Ａに示したように、ＰＭＯＳトランジ
スタ１４内にＰ＋ソース／ドレイン領域６２を形成し且
つＮＭＯＳトランジスタ１６内にＮ＋ソース／ドレイン
領域６４を形成する。ここで、「ソース／ドレイン」の
用語を使用するが、その理由は、ソース領域及びドレイ
ン領域の構造によってではなく装置１０の回路内にトラ
ンジスタが接続される態様によってソース領域とドレイ
ン領域とが区別されるものだからである。
Ｄ)注入ステップを実施して、ＰＭＯＳトランジスタ１
４の活性区域の小さな表面部分内に軽度のドーズのボロ
ンイオンを注入することによってＰＬＤＤ領域５２を形
成すると共に、ＮＭＯＳトランジスタ１６の活性区域の
小さな表面部分内に軽度のドーズの燐イオンを注入する
ことによってＮＬＤＤ領域５４を形成する。ポリシリコ
ンゲート５０は、ＬＤＤ注入物がゲート酸化物層４８直
下のシリコン内のチャンネル領域に到達することをブロ
ック即ち阻止するのに充分に厚いものである。ＰＬＤＤ
注入ステップは、又、図１Ｂ及び１Ｃに示したホトダイ
オード１８及び２０内に浅いＰ型領域５６及び５８を同
時的に形成する。ＬＤＤ注入の後に、図１Ａに示したよ
うに、それらの垂直端部に沿ってポリシリコンゲート５
０の両側に従来技術を使用して側壁酸化物スペーサー６
０を形成する。次に、ソース及びドレイン注入ステップ
を実施して、図１Ａに示したように、ＰＭＯＳトランジ
スタ１４内にＰ＋ソース／ドレイン領域６２を形成し且
つＮＭＯＳトランジスタ１６内にＮ＋ソース／ドレイン
領域６４を形成する。ここで、「ソース／ドレイン」の
用語を使用するが、その理由は、ソース領域及びドレイ
ン領域の構造によってではなく装置１０の回路内にトラ
ンジスタが接続される態様によってソース領域とドレイ
ン領域とが区別されるものだからである。
【００１７】ＰＭＯＳトランジスタ１４のソース／ドレ
イン領域６２はボロンを使用してＰ＋に高度にドープさ
れており且つＮＭＯＳトランジスタ１６のソース／ドレ
イン領域６４は砒素を使用してＮ＋に高度にドープされ
ている。Ｎ＋砒素をドープした領域６４を形成するため
に使用されるのと同一の処理ステップを使用して、図１
Ｂ及び１Ｃに示したＮ＋シンカー４６の上側部分内にＮ
＋カソードコンタクト領域６６を形成する。図１ＡのＰ
＋ボロンをドープした領域６２を形成するために使用し
たのと同一の処理ステップを使用して、図１Ｂ及び１Ｃ
のダイオード構成体１８及び２０内にＰ＋アノードコン
タクト領域６７を形成する。説明の便宜上、軽度にドー
プしたＰ型領域５６及び５８は、より高度にドープされ
ているＰ＋コンタクト領域６７内へ延在する点線で示し
てある。
イン領域６２はボロンを使用してＰ＋に高度にドープさ
れており且つＮＭＯＳトランジスタ１６のソース／ドレ
イン領域６４は砒素を使用してＮ＋に高度にドープされ
ている。Ｎ＋砒素をドープした領域６４を形成するため
に使用されるのと同一の処理ステップを使用して、図１
Ｂ及び１Ｃに示したＮ＋シンカー４６の上側部分内にＮ
＋カソードコンタクト領域６６を形成する。図１ＡのＰ
＋ボロンをドープした領域６２を形成するために使用し
たのと同一の処理ステップを使用して、図１Ｂ及び１Ｃ
のダイオード構成体１８及び２０内にＰ＋アノードコン
タクト領域６７を形成する。説明の便宜上、軽度にドー
プしたＰ型領域５６及び５８は、より高度にドープされ
ているＰ＋コンタクト領域６７内へ延在する点線で示し
てある。
【００１８】コンタクトを形成するシリコン領域及びポ
リシリコン層の接触抵抗を低下させることが一般的であ
る。このことは、通常、シリサイド化と呼ばれるプロセ
スによって行われ、その場合には、装置上に耐火性金属
膜を付着形成し且つ高温においてそれと接触するシリコ
ンと反応させる。好適には、この耐火性金属はチタンで
あり且つ露出されたシリコン表面上にチタンシリサイド
が形成される。図１Ａにおいて、結果的に得られる薄い
チタンシリサイドコンタクト層がトランジスタ１４及び
１６のポリシリコンゲート５０上及びソース／ドレイン
領域６２及び６４上に形成される。ポリシリコンゲート
５０上のシリサイドコンタクト層は参照番号６８によっ
て示してある。ソース／ドレイン領域６２及び６４上の
シリサイドコンタクト層は参照番号７０で示してある。
図１Ｂ及び１Ｃを参照すると、シリサイドコンタクト層
７２がＮ＋コンタクト領域６６上方のシリコン表面上に
形成されており、且つシリサイドコンタクト層７４がＰ
＋コンタクト領域６７上方のシリコン表面上に形成され
ている。
リシリコン層の接触抵抗を低下させることが一般的であ
る。このことは、通常、シリサイド化と呼ばれるプロセ
スによって行われ、その場合には、装置上に耐火性金属
膜を付着形成し且つ高温においてそれと接触するシリコ
ンと反応させる。好適には、この耐火性金属はチタンで
あり且つ露出されたシリコン表面上にチタンシリサイド
が形成される。図１Ａにおいて、結果的に得られる薄い
チタンシリサイドコンタクト層がトランジスタ１４及び
１６のポリシリコンゲート５０上及びソース／ドレイン
領域６２及び６４上に形成される。ポリシリコンゲート
５０上のシリサイドコンタクト層は参照番号６８によっ
て示してある。ソース／ドレイン領域６２及び６４上の
シリサイドコンタクト層は参照番号７０で示してある。
図１Ｂ及び１Ｃを参照すると、シリサイドコンタクト層
７２がＮ＋コンタクト領域６６上方のシリコン表面上に
形成されており、且つシリサイドコンタクト層７４がＰ
＋コンタクト領域６７上方のシリコン表面上に形成され
ている。
【００１９】典型的な装置におけるエピタキシャル層の
ドープした表面領域内に受動要素 (抵抗及びコンデン
サ)を形成するのが一般的である。このような抵抗は、
シリコン表面上方に配設されているポリシリコンストリ
ップの一部に形成することが可能な「ポリシリコン抵
抗」と区別するために「シリコン抵抗」と呼ばれる。ド
ープした表面エピタキシャル領域におけるシリコンの固
有抵抗及びこのような領域の寸法に依存するこのような
シリコン抵抗に対する抵抗値を得るために、その反対側
端部における２つの接触点を除いて、抵抗の表面のシリ
サイド化を防止するためのシリサイドブロッキングマス
クとして薄い誘電体膜を使用することが必要である。同
様に、回路設計者がポリシリコン抵抗を形成すべく選択
した箇所のポリシリコンストリップの一部を被覆するた
めにシリサイドブロッキングマスクを使用することが可
能である。
ドープした表面領域内に受動要素 (抵抗及びコンデン
サ)を形成するのが一般的である。このような抵抗は、
シリコン表面上方に配設されているポリシリコンストリ
ップの一部に形成することが可能な「ポリシリコン抵
抗」と区別するために「シリコン抵抗」と呼ばれる。ド
ープした表面エピタキシャル領域におけるシリコンの固
有抵抗及びこのような領域の寸法に依存するこのような
シリコン抵抗に対する抵抗値を得るために、その反対側
端部における２つの接触点を除いて、抵抗の表面のシリ
サイド化を防止するためのシリサイドブロッキングマス
クとして薄い誘電体膜を使用することが必要である。同
様に、回路設計者がポリシリコン抵抗を形成すべく選択
した箇所のポリシリコンストリップの一部を被覆するた
めにシリサイドブロッキングマスクを使用することが可
能である。
【００２０】本発明の１つの特徴によれば、装置上のあ
る箇所におけるシリサイド化を防止するために使用され
る同一のシリサイドブロッキングマスクが、ホトダイオ
ードの箇所においてシリコン表面部分のシリサイド化を
防止するために使用される。シリサイドブロッキングマ
スクのこのような部分は、ホトダイオードに対する反射
防止誘電体膜として作用するためにホトダイオード箇所
における所定の位置に残存される。特に、図１Ｂ及び１
Ｃを参照すると、反射防止誘電体膜７６及び７８が夫々
のＰ型領域５６及び５８の上方に形成される。これらの
反射防止膜７６及び７８は、シリサイド化が所望される
箇所において選択的に除去されるシリサイドブロッキン
グマスクとして全体的な装置１０の上に形成される共通
の誘電体膜から得られる。例えば、このようなシリサイ
ドブロッキングマスクの部分は、図１Ａにおいてコンタ
クト層７０が形成されるべき箇所及び図１Ｂ及び１Ｃに
おいてコンタクト層７２及び７４が形成されるべき箇所
のシリコンから除去される。シリサイドブロッキングマ
スクの一部はフィールド酸化物４４の上方に残存し且つ
図１Ａ，１Ｂ，１Ｃにおいて参照番号８０で示してあ
る。理解されるように、個別的な膜部分７６，７８，８
０となる開始誘電体膜は、例えば層６８，７０，７２，
７４等のシリサイドコンタクト層を形成することが所望
される個所においてのみ除去される。製造を容易とする
ために、図１Ａに示されているように、シリサイドブロ
ッキングマスクは側壁酸化物スペーサー６０からも除去
することが可能である。
る箇所におけるシリサイド化を防止するために使用され
る同一のシリサイドブロッキングマスクが、ホトダイオ
ードの箇所においてシリコン表面部分のシリサイド化を
防止するために使用される。シリサイドブロッキングマ
スクのこのような部分は、ホトダイオードに対する反射
防止誘電体膜として作用するためにホトダイオード箇所
における所定の位置に残存される。特に、図１Ｂ及び１
Ｃを参照すると、反射防止誘電体膜７６及び７８が夫々
のＰ型領域５６及び５８の上方に形成される。これらの
反射防止膜７６及び７８は、シリサイド化が所望される
箇所において選択的に除去されるシリサイドブロッキン
グマスクとして全体的な装置１０の上に形成される共通
の誘電体膜から得られる。例えば、このようなシリサイ
ドブロッキングマスクの部分は、図１Ａにおいてコンタ
クト層７０が形成されるべき箇所及び図１Ｂ及び１Ｃに
おいてコンタクト層７２及び７４が形成されるべき箇所
のシリコンから除去される。シリサイドブロッキングマ
スクの一部はフィールド酸化物４４の上方に残存し且つ
図１Ａ，１Ｂ，１Ｃにおいて参照番号８０で示してあ
る。理解されるように、個別的な膜部分７６，７８，８
０となる開始誘電体膜は、例えば層６８，７０，７２，
７４等のシリサイドコンタクト層を形成することが所望
される個所においてのみ除去される。製造を容易とする
ために、図１Ａに示されているように、シリサイドブロ
ッキングマスクは側壁酸化物スペーサー６０からも除去
することが可能である。
【００２１】シリサイド化の後に、図１Ａに示したよう
に、平坦化させた層間誘電体層 (ＩＬＤ)８２を形成す
る。ＩＬＤ層８２は、相次ぐサブレイヤーにおいて１つ
を超えるタイプの誘電体物質を付着形成することによっ
て形成することが可能である。オプションとして、下限
で約１５００ÅのＩＬＤ層８２はドープしていないシリ
コン酸化物とすることが可能である。ＩＬＤ層８２は、
従来の化学的機械的研磨 (ＣＭＰ)技術によって平坦化
させることが可能である。ＩＬＤ層８２は図１Ｂ及び１
Ｃにおいても見えるが、ホトダイオード１８及び２０上
方の部分が除去された状態で示されている。ホトダイオ
ード１８及び２０の上方からＩＬＤ層８２の部分を除去
することは、図３に関連して後により詳細に説明するウ
インドウを形成する一連のステップ期間中に行われる。
に、平坦化させた層間誘電体層 (ＩＬＤ)８２を形成す
る。ＩＬＤ層８２は、相次ぐサブレイヤーにおいて１つ
を超えるタイプの誘電体物質を付着形成することによっ
て形成することが可能である。オプションとして、下限
で約１５００ÅのＩＬＤ層８２はドープしていないシリ
コン酸化物とすることが可能である。ＩＬＤ層８２は、
従来の化学的機械的研磨 (ＣＭＰ)技術によって平坦化
させることが可能である。ＩＬＤ層８２は図１Ｂ及び１
Ｃにおいても見えるが、ホトダイオード１８及び２０上
方の部分が除去された状態で示されている。ホトダイオ
ード１８及び２０の上方からＩＬＤ層８２の部分を除去
することは、図３に関連して後により詳細に説明するウ
インドウを形成する一連のステップ期間中に行われる。
【００２２】再度図１Ａを参照すると、シリサイドコン
タクト層７０の上方に開口をドライエッチングにより形
成する。次いで、公知の技術を使用して該開口内にタン
グステンプラグ８４を形成する。次に、アルミニウムコ
ンタクト８６を形成して装置１０内の種々の要素の回路
相互接続を可能とさせる。
タクト層７０の上方に開口をドライエッチングにより形
成する。次いで、公知の技術を使用して該開口内にタン
グステンプラグ８４を形成する。次に、アルミニウムコ
ンタクト８６を形成して装置１０内の種々の要素の回路
相互接続を可能とさせる。
【００２３】図１Ｂ及び１Ｃを参照すると、ホトダイオ
ード１８及び２０へのカソード及びアノード接続を可能
とさせるために、コンタクト領域６６及び６７の上方に
シリサイドコンタクト層７２及び７４と接触してタング
ステンプラグ (不図示)が設けられることが理解され
る。アルミニウムコンタクト (不図示)もこれらの箇所
においてタングステンプラグに対して形成され、ホトダ
イオード１８及び２０の装置１０のその他の回路要素と
の相互接続を可能とさせる。タングステンプラグ及びア
ルミニウムコンタクトは説明の便宜上図１Ｂ及び１Ｃに
は示していないが、それらは図１Ａに示したタングステ
ンプラブ８４及びアルミニウムコンタクト８６を形成す
るために使用するのと同一の処理ステップを使用して形
成される。
ード１８及び２０へのカソード及びアノード接続を可能
とさせるために、コンタクト領域６６及び６７の上方に
シリサイドコンタクト層７２及び７４と接触してタング
ステンプラグ (不図示)が設けられることが理解され
る。アルミニウムコンタクト (不図示)もこれらの箇所
においてタングステンプラグに対して形成され、ホトダ
イオード１８及び２０の装置１０のその他の回路要素と
の相互接続を可能とさせる。タングステンプラグ及びア
ルミニウムコンタクトは説明の便宜上図１Ｂ及び１Ｃに
は示していないが、それらは図１Ａに示したタングステ
ンプラブ８４及びアルミニウムコンタクト８６を形成す
るために使用するのと同一の処理ステップを使用して形
成される。
【００２４】図１Ｂ及び１Ｃのホトダイオード１８及び
２０は、典型的に、上から見た場合に矩形状のパターン
にレイアウトされ、好適には、１．５の長さ対幅の比を
有しており、それは光学的感度を改善させる。Ｐ＋アノ
ードコンタクト領域６７及びシリサイドコンタクト層７
４をフィールド酸化物４４の境界部分内の矩形状のＰ型
領域５６及び５８の周辺部周りにレイアウトさせる。Ｐ
＋コンタクト領域６７はシリコン表面へ延在しており、
そこで、それらはシリサイドアノードコンタクト７４に
よって接触され、これらの構造は、両方共、上から見た
場合に環状であり、夫々のＰ型領域５６及び５８の周辺
周りに延在している。シリサイドコンタクト７２及びそ
れと接触しているタングステンプラグ (不図示)はホト
ダイオード１８及び２０に対して装置１０内のカソード
コンタクトを画定している。埋込層２４及び２６も上か
ら見た場合に矩形状である。又、シンカー４６、コンタ
クト領域６６及びカソードコンタクト７２は、上から見
た場合に環状形状であり且つ下側に存在する埋込層２４
及び２６の形状に適合している。シリサイドコンタクト
７２及び７４と接触する前述したタングステンプラグ
(図１Ｂ及び１Ｃには示していない)が環状形状のコンタ
クト領域６６及び６７に対応するパターンで別々の位置
に設けられている。然しながら、図１Ｂ及び１Ｃの断面
は、これらの特定のタングステンプラグを介して通過す
ることのない面を介して説明の便宜上取られたものであ
る。
２０は、典型的に、上から見た場合に矩形状のパターン
にレイアウトされ、好適には、１．５の長さ対幅の比を
有しており、それは光学的感度を改善させる。Ｐ＋アノ
ードコンタクト領域６７及びシリサイドコンタクト層７
４をフィールド酸化物４４の境界部分内の矩形状のＰ型
領域５６及び５８の周辺部周りにレイアウトさせる。Ｐ
＋コンタクト領域６７はシリコン表面へ延在しており、
そこで、それらはシリサイドアノードコンタクト７４に
よって接触され、これらの構造は、両方共、上から見た
場合に環状であり、夫々のＰ型領域５６及び５８の周辺
周りに延在している。シリサイドコンタクト７２及びそ
れと接触しているタングステンプラグ (不図示)はホト
ダイオード１８及び２０に対して装置１０内のカソード
コンタクトを画定している。埋込層２４及び２６も上か
ら見た場合に矩形状である。又、シンカー４６、コンタ
クト領域６６及びカソードコンタクト７２は、上から見
た場合に環状形状であり且つ下側に存在する埋込層２４
及び２６の形状に適合している。シリサイドコンタクト
７２及び７４と接触する前述したタングステンプラグ
(図１Ｂ及び１Ｃには示していない)が環状形状のコンタ
クト領域６６及び６７に対応するパターンで別々の位置
に設けられている。然しながら、図１Ｂ及び１Ｃの断面
は、これらの特定のタングステンプラグを介して通過す
ることのない面を介して説明の便宜上取られたものであ
る。
【００２５】再度図２を参照すると、それは図１Ｂの拡
大した部分を示しており、本発明の付加的な詳細な特徴
について説明する。反射防止膜７６は、好適には、２つ
の別個の誘電体層を有しており、下側シリコン酸化物層
８８と上側シリコン窒化物層９０とを包含している。こ
れら２つの層はフィールド酸化物４４の上側に存在する
誘電体膜８０を形成する対応する部分８８′と９０′と
を有している。前述したように、膜７６及び８０はシリ
サイドブロッキングマスク及び反射防止膜の二重目的を
達成する同一の開始誘電体膜の一部である。連続的なシ
ートとして開始する膜７６及び８０を構成する薄い酸化
物及び窒化物層を付着形成した後に、従来のホトリソグ
ラフィマスキング及びエッチング技術によって一部を選
択的に除去し、従って所望の箇所においてシリサイドコ
ンタクト層を形成することが可能である。図２におい
て、これらの酸化物及び窒化物層はシリサイドコンタク
ト層７４が形成される箇所のシリコン表面上方から除去
されている。シリサイドコンタクト層７４の上方に示さ
れているＩＬＤ層８２は形成され且つ部分的に切断され
て反射防止膜７６を露出させる。図１Ｃのホトダイオー
ド２０は、Ｐウエル４０がホトダイオード２２が付加さ
れている点を除いて、図１Ｂのダイオード１８と構造が
同じである。従って、理解されるように、図１Ｂの反射
防止膜７６のコンポーネント層を構成するのと同一の図
２に示した酸化物層８８及び窒化物層９０は、図１Ｃの
反射防止膜７８のコンポーネント層も構成している。
大した部分を示しており、本発明の付加的な詳細な特徴
について説明する。反射防止膜７６は、好適には、２つ
の別個の誘電体層を有しており、下側シリコン酸化物層
８８と上側シリコン窒化物層９０とを包含している。こ
れら２つの層はフィールド酸化物４４の上側に存在する
誘電体膜８０を形成する対応する部分８８′と９０′と
を有している。前述したように、膜７６及び８０はシリ
サイドブロッキングマスク及び反射防止膜の二重目的を
達成する同一の開始誘電体膜の一部である。連続的なシ
ートとして開始する膜７６及び８０を構成する薄い酸化
物及び窒化物層を付着形成した後に、従来のホトリソグ
ラフィマスキング及びエッチング技術によって一部を選
択的に除去し、従って所望の箇所においてシリサイドコ
ンタクト層を形成することが可能である。図２におい
て、これらの酸化物及び窒化物層はシリサイドコンタク
ト層７４が形成される箇所のシリコン表面上方から除去
されている。シリサイドコンタクト層７４の上方に示さ
れているＩＬＤ層８２は形成され且つ部分的に切断され
て反射防止膜７６を露出させる。図１Ｃのホトダイオー
ド２０は、Ｐウエル４０がホトダイオード２２が付加さ
れている点を除いて、図１Ｂのダイオード１８と構造が
同じである。従って、理解されるように、図１Ｂの反射
防止膜７６のコンポーネント層を構成するのと同一の図
２に示した酸化物層８８及び窒化物層９０は、図１Ｃの
反射防止膜７８のコンポーネント層も構成している。
【００２６】酸化物層８８及び窒化物層９０の厚さは、
その最終的な使用の適用例においてホトダイオードが応
答すべく設計される光の波長に依存して選択される。こ
れらの厚さは層９０及び８８を介して入力して来る光が
下側に存在するシリコン内へ理想的に１００％の透過を
達成すべく選択される。１例として、ホトダイオードが
６３５ｎｍの波長における赤レーザー光に応答すべく設
計される場合には、酸化物層８８は３０ｎｍの厚さに形
成され且つ窒化物層９０は５０ｎｍの厚さに構成され、
それを介してほぼ１００％の光の透過を達成する。
その最終的な使用の適用例においてホトダイオードが応
答すべく設計される光の波長に依存して選択される。こ
れらの厚さは層９０及び８８を介して入力して来る光が
下側に存在するシリコン内へ理想的に１００％の透過を
達成すべく選択される。１例として、ホトダイオードが
６３５ｎｍの波長における赤レーザー光に応答すべく設
計される場合には、酸化物層８８は３０ｎｍの厚さに形
成され且つ窒化物層９０は５０ｎｍの厚さに構成され、
それを介してほぼ１００％の光の透過を達成する。
【００２７】次に、図３を参照すると、最終的な上側の
層が付与された装置１０が示されている。説明の便宜
上、上側の層のみが詳細に示されているが、図３の構造
においては図１ＡのＰＭＯＳトランジスタ１４及びＮＭ
ＯＳトランジスタ１６のみならず図１Ｂ又は図１Ｃのい
ずれかのホトダイオード１８及び２０の一方が包含され
ていることを理解すべきである。これらのトランジスタ
及びホトダイオードは図３において括弧を付けた参照番
号が与えられている箇所に対応する位置において装置内
に位置されている。換言すると、図３に示した最終的な
装置１０の部分は、以下に説明するように、付加的な上
側の層を設けた状態の図１Ａ及び１Ｂ又は図１Ａ及び１
Ｃのいずれかの概略的な複合体である。
層が付与された装置１０が示されている。説明の便宜
上、上側の層のみが詳細に示されているが、図３の構造
においては図１ＡのＰＭＯＳトランジスタ１４及びＮＭ
ＯＳトランジスタ１６のみならず図１Ｂ又は図１Ｃのい
ずれかのホトダイオード１８及び２０の一方が包含され
ていることを理解すべきである。これらのトランジスタ
及びホトダイオードは図３において括弧を付けた参照番
号が与えられている箇所に対応する位置において装置内
に位置されている。換言すると、図３に示した最終的な
装置１０の部分は、以下に説明するように、付加的な上
側の層を設けた状態の図１Ａ及び１Ｂ又は図１Ａ及び１
Ｃのいずれかの概略的な複合体である。
【００２８】図３に示したように、アルミニウムコンタ
クト８６の上に第二平坦化ＩＬＤ層９２を形成する。こ
の第二ＩＤＬ層９２は、又、図１Ａ，１Ｂ，１Ｃ，２に
示される第一ＩＬＤ層８２の上側に位置している。次い
で、金属付着形成及びパターニングシーケンスを行っ
て、金属スクリーンプレート９４を形成し、それは、図
３に示したように、ホトダイオード位置の上を除いて、
装置１０の殆どの区域の上側に位置している。スクリー
ンプレート９４用の金属はアルミニウムとすることが可
能である。スクリーンプレート９４は、ホトダイオード
の区域を除いて、下側に存在するシリコンに光が入るこ
とを防止する。このようなスクリーンプレート９４の使
用は、その最終的な使用の適用例において従来のパッケ
ージ内に半導体チップが収納されない場合には特に重要
である。迷光がトランジスタの利得、リーク電流及びス
レッシュホールド電圧に影響を与える場合があるが、ス
クリーンプレート９４はそのことを回避する。次に、厚
いパッシベ−ション層９６を金属スクリーンプレート９
４及びプレート９４によって被覆されていないＩＬＤ層
９２の部分の上に付着形成させる。層９６は非常に厚
く、好適には１ミクロンを超えるものであり、且つ複数
個のサブレイヤーから構成することが可能であり、好適
には下側のドープした酸化物サブレイヤーと上側のオキ
シナイトライドのサブレイヤーを包含するものである
が、それらは別々には示していない。最後に、パッシベ
−ション層９６の上側に形成した装置１０の上部層とし
てオプションのポリイミド層９８を包含させることが可
能である。ポリイミド層９８はその後のパッケージング
期間中において装置１０上のストレスを減少させるべく
作用する。
クト８６の上に第二平坦化ＩＬＤ層９２を形成する。こ
の第二ＩＤＬ層９２は、又、図１Ａ，１Ｂ，１Ｃ，２に
示される第一ＩＬＤ層８２の上側に位置している。次い
で、金属付着形成及びパターニングシーケンスを行っ
て、金属スクリーンプレート９４を形成し、それは、図
３に示したように、ホトダイオード位置の上を除いて、
装置１０の殆どの区域の上側に位置している。スクリー
ンプレート９４用の金属はアルミニウムとすることが可
能である。スクリーンプレート９４は、ホトダイオード
の区域を除いて、下側に存在するシリコンに光が入るこ
とを防止する。このようなスクリーンプレート９４の使
用は、その最終的な使用の適用例において従来のパッケ
ージ内に半導体チップが収納されない場合には特に重要
である。迷光がトランジスタの利得、リーク電流及びス
レッシュホールド電圧に影響を与える場合があるが、ス
クリーンプレート９４はそのことを回避する。次に、厚
いパッシベ−ション層９６を金属スクリーンプレート９
４及びプレート９４によって被覆されていないＩＬＤ層
９２の部分の上に付着形成させる。層９６は非常に厚
く、好適には１ミクロンを超えるものであり、且つ複数
個のサブレイヤーから構成することが可能であり、好適
には下側のドープした酸化物サブレイヤーと上側のオキ
シナイトライドのサブレイヤーを包含するものである
が、それらは別々には示していない。最後に、パッシベ
−ション層９６の上側に形成した装置１０の上部層とし
てオプションのポリイミド層９８を包含させることが可
能である。ポリイミド層９８はその後のパッケージング
期間中において装置１０上のストレスを減少させるべく
作用する。
【００２９】処理ステップの最終的なシーケンスは、装
置１０のホトダイオードの各々の上方におけるウインド
ウの開口で進行する。再度図３を参照すると、ウインド
ウ１００がホトダイオード１８（又は２０）の上方に開
口されている。最初に、各ホトダイオード位置の上方の
矩形状の区域においてポリイミド層９８を選択的に除去
する。次いで、パッシベ−ション層９６と上側ＩＬＤ層
９２を対応する矩形状のパターンでエッチングする。こ
のエッチングは、下側ＩＬＤ層８２を介して継続して行
われ、その結果を図１Ｂ，１Ｃ，２に示してあり、それ
らは本装置の下側層のみを示している。特に図２を参照
すると、窒化物層９０が露出された場合にこのエッチン
グは停止する。このエッチングは窒化物層９０を殆ど除
去することなしにＩＬＤ層８２を選択的にアタックす
る。理解されるように、最終的な構造の良好な画定を達
成するために処理に対して制御を付加するために異なる
タイプのエッチングステップの組合わせを使用すること
が可能である。
置１０のホトダイオードの各々の上方におけるウインド
ウの開口で進行する。再度図３を参照すると、ウインド
ウ１００がホトダイオード１８（又は２０）の上方に開
口されている。最初に、各ホトダイオード位置の上方の
矩形状の区域においてポリイミド層９８を選択的に除去
する。次いで、パッシベ−ション層９６と上側ＩＬＤ層
９２を対応する矩形状のパターンでエッチングする。こ
のエッチングは、下側ＩＬＤ層８２を介して継続して行
われ、その結果を図１Ｂ，１Ｃ，２に示してあり、それ
らは本装置の下側層のみを示している。特に図２を参照
すると、窒化物層９０が露出された場合にこのエッチン
グは停止する。このエッチングは窒化物層９０を殆ど除
去することなしにＩＬＤ層８２を選択的にアタックす
る。理解されるように、最終的な構造の良好な画定を達
成するために処理に対して制御を付加するために異なる
タイプのエッチングステップの組合わせを使用すること
が可能である。
【００３０】装置１０内の種々のホトダイオード上方に
ウインドウ１００を開口させるために使用される技術は
典型的に半導体チップの周辺部に表われる従来のボンデ
ィングパッド（不図示）に対してウインドウを開口する
ために使用される技術と同様である。より大型の円形状
のウエハ上の複数個のチップを処理した後に、チップを
分離させ且つ最終的な装置として保護ハウジング内にパ
ッケージングさせることが可能である。このようなパッ
ケージング技術は公知である。
ウインドウ１００を開口させるために使用される技術は
典型的に半導体チップの周辺部に表われる従来のボンデ
ィングパッド（不図示）に対してウインドウを開口する
ために使用される技術と同様である。より大型の円形状
のウエハ上の複数個のチップを処理した後に、チップを
分離させ且つ最終的な装置として保護ハウジング内にパ
ッケージングさせることが可能である。このようなパッ
ケージング技術は公知である。
【００３１】再度図１Ｂ及び１Ｃを参照すると、第一ホ
トダイオード１８が重要な側面において第二ホトダイオ
ード２０と構造的に異なっていることが理解され、即ち
これらのホトダイオードを比較した場合に、第一ホトダ
イオード１８は比較的効率的であり且つ第二ホトダイオ
ードは比較的高速である。高速のホトダイオード２０は
効率的なホトダイオード１８には存在しないＰウエル４
０を有している。ホトダイオード１８において、Ｐ型領
域５６は、実効的に、ダイオードのアノード領域を画定
している。ホトダイオード２０において、Ｐウエル４０
は、実効的に、ダイオードのアノード領域を画定してい
る。ホトダイオード２０において、比較的浅いＰ型領域
５８は処理を簡単化するために設けられているが、機能
的には特段のものではない。図１Ｂのホトダイオード１
８において、ダイオードのＰＮ接合の機能的に顕著な部
分はＰ型アノード領域５６とＮ型エピタキシャル層３４
の下側に存在する部分との間に画定されている。環状の
Ｐ＋コンタクト領域６７はシリサイドコンタクト７４に
対して良好なオーミック接触を与えるが、ホトダイオー
ド１８の光電変換機能において顕著な役割を担うもので
はない。図１Ｃのホトダイオード２０において、ダイオ
ードのＰＮ接合がＰ型アノード領域４０とＮ型エピタキ
シャル層３４の下側に存在する部分との間に画定されて
いる。
トダイオード１８が重要な側面において第二ホトダイオ
ード２０と構造的に異なっていることが理解され、即ち
これらのホトダイオードを比較した場合に、第一ホトダ
イオード１８は比較的効率的であり且つ第二ホトダイオ
ードは比較的高速である。高速のホトダイオード２０は
効率的なホトダイオード１８には存在しないＰウエル４
０を有している。ホトダイオード１８において、Ｐ型領
域５６は、実効的に、ダイオードのアノード領域を画定
している。ホトダイオード２０において、Ｐウエル４０
は、実効的に、ダイオードのアノード領域を画定してい
る。ホトダイオード２０において、比較的浅いＰ型領域
５８は処理を簡単化するために設けられているが、機能
的には特段のものではない。図１Ｂのホトダイオード１
８において、ダイオードのＰＮ接合の機能的に顕著な部
分はＰ型アノード領域５６とＮ型エピタキシャル層３４
の下側に存在する部分との間に画定されている。環状の
Ｐ＋コンタクト領域６７はシリサイドコンタクト７４に
対して良好なオーミック接触を与えるが、ホトダイオー
ド１８の光電変換機能において顕著な役割を担うもので
はない。図１Ｃのホトダイオード２０において、ダイオ
ードのＰＮ接合がＰ型アノード領域４０とＮ型エピタキ
シャル層３４の下側に存在する部分との間に画定されて
いる。
【００３２】上述したプロセスにおいて、Ｎ型エピタキ
シャル層が２．４ミクロン（μｍ）の厚さに成長させる
ことが好適である。前述したように、熱処理期間中に、
Ｎ＋埋込層２４及び２６を形成するために使用する燐
が、エピタキシャル層３４が成長されるに連れ、エピタ
キシャル層３４内に上方へ拡散する。この上方拡散の範
囲は約０．７ミクロンである。この下側の０．７ミクロ
ン部分の上方において、エピタキシャル層のＮ型ドーパ
ントの濃度は非常に軽度でありシリコン表面に到達する
まで基本的に一定である。このドーパント濃度は特定し
た固有抵抗の関数であり、それは、好適には、１乃至５
Ω・ｃｍの範囲である。装置１０がバイポーラトランジ
スタを包含している場合には、Ｎ型エピタキシャル層３
４の好適な固有抵抗は好適な範囲の下限にあり、即ち約
１Ω・ｃｍである。装置１０がＭＯＳトランジスタのみ
を有しており且つバイポーラトランジスタを有するもの
ではない場合には、Ｎ型エピタキシャル層３４の好適な
固有抵抗は該好適な範囲の上限にあり、即ち約５Ω・ｃ
ｍである。
シャル層が２．４ミクロン（μｍ）の厚さに成長させる
ことが好適である。前述したように、熱処理期間中に、
Ｎ＋埋込層２４及び２６を形成するために使用する燐
が、エピタキシャル層３４が成長されるに連れ、エピタ
キシャル層３４内に上方へ拡散する。この上方拡散の範
囲は約０．７ミクロンである。この下側の０．７ミクロ
ン部分の上方において、エピタキシャル層のＮ型ドーパ
ントの濃度は非常に軽度でありシリコン表面に到達する
まで基本的に一定である。このドーパント濃度は特定し
た固有抵抗の関数であり、それは、好適には、１乃至５
Ω・ｃｍの範囲である。装置１０がバイポーラトランジ
スタを包含している場合には、Ｎ型エピタキシャル層３
４の好適な固有抵抗は好適な範囲の下限にあり、即ち約
１Ω・ｃｍである。装置１０がＭＯＳトランジスタのみ
を有しており且つバイポーラトランジスタを有するもの
ではない場合には、Ｎ型エピタキシャル層３４の好適な
固有抵抗は該好適な範囲の上限にあり、即ち約５Ω・ｃ
ｍである。
【００３３】当業者によって理解されるように、Ｎ＋埋
込層２４（又は２６）とその上方の非常に軽度にドープ
したＮ型エピタキシャル物質との間の境界は精密に位置
決めさせることが困難である。従って、定義上、Ｎ＋埋
込層２４（又は２６）と非常に軽度にドープしたＮ型エ
ピタキシャル層３４との間の境界は、埋込層内を上方へ
移動するＮ型ドーパント濃度がその上方のエピタキシャ
ル層３４の一定なＮ型ドーパント濃度の１．２倍へ降下
する箇所において発生する。このファクタを選択する理
由は、２０％未満のドーパント濃度における差異を測定
することが困難だからである。
込層２４（又は２６）とその上方の非常に軽度にドープ
したＮ型エピタキシャル物質との間の境界は精密に位置
決めさせることが困難である。従って、定義上、Ｎ＋埋
込層２４（又は２６）と非常に軽度にドープしたＮ型エ
ピタキシャル層３４との間の境界は、埋込層内を上方へ
移動するＮ型ドーパント濃度がその上方のエピタキシャ
ル層３４の一定なＮ型ドーパント濃度の１．２倍へ降下
する箇所において発生する。このファクタを選択する理
由は、２０％未満のドーパント濃度における差異を測定
することが困難だからである。
【００３４】好適には、図１Ｂのホトダイオード１８に
おけるＰ型アノード領域５６の深さはシリコン表面下側
約０．２ミクロンである。換言すると、Ｐ型アノード領
域５６とＮ型エピタキシャル層３４との間のＰＮ接合の
深さはシリコン表面下側約０．２ミクロンである。従っ
て、Ｎ＋埋込層２４との境界からアノード領域５６で形
成されているＰＮ接合へ上方へ延在するＮ型エピタキシ
ャル層３４の部分の垂直高さ即ち厚さは約１．５ミクロ
ンである。このＮ型エピタキシャル層３４の１．５ミク
ロンの厚さ部分は、本明細書においては、効率的なドリ
フト領域と呼称する。プロセス及び適用例が許す場合に
は、この効率的なドリフト領域を更に厚く形成すること
が望ましい場合がある。
おけるＰ型アノード領域５６の深さはシリコン表面下側
約０．２ミクロンである。換言すると、Ｐ型アノード領
域５６とＮ型エピタキシャル層３４との間のＰＮ接合の
深さはシリコン表面下側約０．２ミクロンである。従っ
て、Ｎ＋埋込層２４との境界からアノード領域５６で形
成されているＰＮ接合へ上方へ延在するＮ型エピタキシ
ャル層３４の部分の垂直高さ即ち厚さは約１．５ミクロ
ンである。このＮ型エピタキシャル層３４の１．５ミク
ロンの厚さ部分は、本明細書においては、効率的なドリ
フト領域と呼称する。プロセス及び適用例が許す場合に
は、この効率的なドリフト領域を更に厚く形成すること
が望ましい場合がある。
【００３５】好適には、図１Ｃのホトダイオード２０に
おけるＰ型アノード領域４０の深さはシリコン表面下側
約１．０ミクロンである。換言すると、Ｐ型アノード領
域４０とＮ型エピタキシャル層３４との間のＰＮ接合の
深さはシリコン表面下側約１．０ミクロンである。従っ
て、Ｎ＋埋込層２４との境界からアノード領域４０と共
に形成されるＰＮ接合へ上方へ延在するＮ型エピタキシ
ャル層３４の部分の垂直高さ即ち厚さは約０．７ミクロ
ンである。このＮ型エピタキシャル層３４の０．７ミク
ロンの厚さ部分は本明細書においては高速のドリフト領
域と呼称する。
おけるＰ型アノード領域４０の深さはシリコン表面下側
約１．０ミクロンである。換言すると、Ｐ型アノード領
域４０とＮ型エピタキシャル層３４との間のＰＮ接合の
深さはシリコン表面下側約１．０ミクロンである。従っ
て、Ｎ＋埋込層２４との境界からアノード領域４０と共
に形成されるＰＮ接合へ上方へ延在するＮ型エピタキシ
ャル層３４の部分の垂直高さ即ち厚さは約０．７ミクロ
ンである。このＮ型エピタキシャル層３４の０．７ミク
ロンの厚さ部分は本明細書においては高速のドリフト領
域と呼称する。
【００３６】ホトダイオード１８及び２０の構造におけ
る設計考慮事項は、ホトダイオードを有することのない
他のタイプのＭＯＳ集積回路装置を製造する過程におい
てＰＭＯＳトランジスタ１４、ＮＭＯＳトランジスタ１
６、同様の要素を製造するステップの同一の処理技術及
びシーケンスを使用することである。理解されるよう
に、２つの異なるタイプのホトダイオード（図１Ｂに示
した効率型及び図１Ｃに示した高速型）を有する装置１
０を製造するのに必要なことは、ホトダイオード１８及
び２０を組込むために設計されたホトマスク（又は「レ
チクル」）を提供することである。何故ならば、これら
のホトダイオードは装置１０上のＰＭＯＳ及びＮＭＯＳ
トランジスタを製造するためにも使用する構造的要素を
使用して構築されるからである。注意すべきことである
が、効率的なホトダイオード１８のＰ型アノード領域５
６はＰＭＯＳトランジスタ１４のＰＬＤＤ領域５２に対
応しており且つ高速のホトダイオード２０のＰ型アノー
ド領域４０はＮＭＯＳトランジスタ１６のＰウエル３８
に対応している。
る設計考慮事項は、ホトダイオードを有することのない
他のタイプのＭＯＳ集積回路装置を製造する過程におい
てＰＭＯＳトランジスタ１４、ＮＭＯＳトランジスタ１
６、同様の要素を製造するステップの同一の処理技術及
びシーケンスを使用することである。理解されるよう
に、２つの異なるタイプのホトダイオード（図１Ｂに示
した効率型及び図１Ｃに示した高速型）を有する装置１
０を製造するのに必要なことは、ホトダイオード１８及
び２０を組込むために設計されたホトマスク（又は「レ
チクル」）を提供することである。何故ならば、これら
のホトダイオードは装置１０上のＰＭＯＳ及びＮＭＯＳ
トランジスタを製造するためにも使用する構造的要素を
使用して構築されるからである。注意すべきことである
が、効率的なホトダイオード１８のＰ型アノード領域５
６はＰＭＯＳトランジスタ１４のＰＬＤＤ領域５２に対
応しており且つ高速のホトダイオード２０のＰ型アノー
ド領域４０はＮＭＯＳトランジスタ１６のＰウエル３８
に対応している。
【００３７】２つの異なるアノード領域５６及び４０の
深さにおける差異は、効率的なドリフト領域（ホトダイ
オード１８において）及び高速のドリフト領域（ホトダ
イオード２０において）を画定するＮ型エピタキシャル
層３４の夫々の部分がかなりの程度寸法的に異なるもの
とさせることを可能とする。ここでの定義上、高速のド
リフト領域は、１ミクロン未満の厚さを有しており、且
つ効率的なドリフト領域は１ミクロンより実質的に大き
な厚さを有している。理解されるように、好適実施例に
よれば、ホトダイオード１８の効率的なドリフト領域は
高速のドリフト領域の厚さ（０．７ミクロン）の２倍を
超える厚さ（１．５ミクロン）に形成される。
深さにおける差異は、効率的なドリフト領域（ホトダイ
オード１８において）及び高速のドリフト領域（ホトダ
イオード２０において）を画定するＮ型エピタキシャル
層３４の夫々の部分がかなりの程度寸法的に異なるもの
とさせることを可能とする。ここでの定義上、高速のド
リフト領域は、１ミクロン未満の厚さを有しており、且
つ効率的なドリフト領域は１ミクロンより実質的に大き
な厚さを有している。理解されるように、好適実施例に
よれば、ホトダイオード１８の効率的なドリフト領域は
高速のドリフト領域の厚さ（０．７ミクロン）の２倍を
超える厚さ（１．５ミクロン）に形成される。
【００３８】当業者によって理解されるように、比較的
厚いドリフト領域（１．５ミクロン）を具備する効率的
なホトダイオード１８は、比較的薄いドリフト領域
（０．７ミクロン）を具備する高速のホトダイオード２
０と同一の入射光ビームの下で著しくより大きな正孔−
電子対を発生することが可能である。一方、ドリフト領
域を介してのキャリアに対する通過時間もこれら２つの
異なるホトダイオードに対して著しく異なっている。高
速のホトダイオード２０に対する通過時間は、これら２
つの異なるホトダイオードにおけるドリフト領域の相対
的な厚さに基づいて、効率的なホトダイオード１８に対
するものよりも著しく短い。従って、ホトダイオード２
０の応答時間はホトダイオード１８に対するものよりも
かなり高速である。
厚いドリフト領域（１．５ミクロン）を具備する効率的
なホトダイオード１８は、比較的薄いドリフト領域
（０．７ミクロン）を具備する高速のホトダイオード２
０と同一の入射光ビームの下で著しくより大きな正孔−
電子対を発生することが可能である。一方、ドリフト領
域を介してのキャリアに対する通過時間もこれら２つの
異なるホトダイオードに対して著しく異なっている。高
速のホトダイオード２０に対する通過時間は、これら２
つの異なるホトダイオードにおけるドリフト領域の相対
的な厚さに基づいて、効率的なホトダイオード１８に対
するものよりも著しく短い。従って、ホトダイオード２
０の応答時間はホトダイオード１８に対するものよりも
かなり高速である。
【００３９】本発明は、同一の集積回路装置上に比較的
高速のホトダイオードと比較的効率的なホトダイオード
の両方を包含することの能力をシステム設計者に具備さ
せることの利点を認識している。更に、この利点は単に
新たなホトマスクの組を形成するだけで本明細書に記載
した装置１０及びそのような同様の装置を製造するため
に既存の処理技術及び処理の流れを使用して達成するこ
とが可能である。
高速のホトダイオードと比較的効率的なホトダイオード
の両方を包含することの能力をシステム設計者に具備さ
せることの利点を認識している。更に、この利点は単に
新たなホトマスクの組を形成するだけで本明細書に記載
した装置１０及びそのような同様の装置を製造するため
に既存の処理技術及び処理の流れを使用して達成するこ
とが可能である。
【００４０】当業者によって理解されるように、上述し
た如くその上方にシリサイドブロッキングマスクが維持
されるシリコン抵抗の構造はホトダイオード１８又は２
０のいずれかに対して非常に類似した断面で表われる。
例えば、図１Ｂのホトダイオード１８は誘電体膜７６に
よって被覆されている軽度にドープされているＰ型領域
５６、及びその上方に形成されており且つ高度にドープ
されている領域６７と接触するシリサイドコンタクト７
４と共に軽度にドープした領域５６の両側における高度
にドープしたコンタクト領域６７を有している。別々の
金属接続が形成される抵抗に対する端子としてシリサイ
ドコンタクト７４を使用することによってシリコン抵抗
として本回路内において同様の構成体を接続させること
が可能である。図１Ｂの誘電体膜７６は該抵抗に対する
シリサイドブロッキングマスクとして作用することが可
能である。勿論、ホトダイオード１８に対して必要であ
るように抵抗の上方にウインドウを配置させることは必
ずしも必要ではない。換言すると、断面で見た場合に、
別個のコンタクト領域６７及び端子コンタクト７４を具
備するストリップの形態にレイアウトされたＰ型領域５
６は本装置における抵抗として作用することが可能であ
る。一方、ホトダイオード１８は環状コンタクト領域６
７及び同様の形状のアノードコンタクト７４を使用し、
且つ上述した抵抗を構成することは必要ではない環状の
コンタクト領域６６及び同様の形状のカソードコンタク
ト７２を包含している。
た如くその上方にシリサイドブロッキングマスクが維持
されるシリコン抵抗の構造はホトダイオード１８又は２
０のいずれかに対して非常に類似した断面で表われる。
例えば、図１Ｂのホトダイオード１８は誘電体膜７６に
よって被覆されている軽度にドープされているＰ型領域
５６、及びその上方に形成されており且つ高度にドープ
されている領域６７と接触するシリサイドコンタクト７
４と共に軽度にドープした領域５６の両側における高度
にドープしたコンタクト領域６７を有している。別々の
金属接続が形成される抵抗に対する端子としてシリサイ
ドコンタクト７４を使用することによってシリコン抵抗
として本回路内において同様の構成体を接続させること
が可能である。図１Ｂの誘電体膜７６は該抵抗に対する
シリサイドブロッキングマスクとして作用することが可
能である。勿論、ホトダイオード１８に対して必要であ
るように抵抗の上方にウインドウを配置させることは必
ずしも必要ではない。換言すると、断面で見た場合に、
別個のコンタクト領域６７及び端子コンタクト７４を具
備するストリップの形態にレイアウトされたＰ型領域５
６は本装置における抵抗として作用することが可能であ
る。一方、ホトダイオード１８は環状コンタクト領域６
７及び同様の形状のアノードコンタクト７４を使用し、
且つ上述した抵抗を構成することは必要ではない環状の
コンタクト領域６６及び同様の形状のカソードコンタク
ト７２を包含している。
【００４１】以上、本発明の具体的実施の態様について
詳細に説明したが、本発明は、これら具体例にのみ制限
されるべきものではなく、本発明の技術的範囲を逸脱す
ることなしに種々の変形が可能であることは勿論であ
る。
詳細に説明したが、本発明は、これら具体例にのみ制限
されるべきものではなく、本発明の技術的範囲を逸脱す
ることなしに種々の変形が可能であることは勿論であ
る。
【図１Ａ】 本発明に基づいて製造された装置の一部で
あって代表的なＰＭＯＳ及びＮＭＯＳトランジスタを示
している一部の概略断面図。
あって代表的なＰＭＯＳ及びＮＭＯＳトランジスタを示
している一部の概略断面図。
【図１Ｂ】 本装置内に包含されている２つの異なるタ
イプのホトダイオードのうちの第一のホトダイオードを
示した本発明装置の別の部分の概略断面図。
イプのホトダイオードのうちの第一のホトダイオードを
示した本発明装置の別の部分の概略断面図。
【図１Ｃ】 本装置内に包含されている２つの異なるタ
イプのホトダイオードのうちの第二のホトダイオードを
示した本発明の更に別の部分の概略断面図。
イプのホトダイオードのうちの第二のホトダイオードを
示した本発明の更に別の部分の概略断面図。
【図２】 付加的な詳細を示した図１Ｂの構造の一部の
拡大概略断面図。
拡大概略断面図。
【図３】 図１Ａ，１Ｂ，１Ｃの構成に付加された上側
の導電層及び絶縁層を示した本発明装置の一部の概略断
面図。
の導電層及び絶縁層を示した本発明装置の一部の概略断
面図。
１０ 半導体集積回路装置
１２ 基板
１４ ＰＭＯＳトランジスタ
１６ ＮＭＯＳトランジスタ
１８ 第一ホトダイオード
２０ 第二ホトダイオード
２２，２４，２６ Ｎ＋埋込領域
２８，３０，３２ Ｐ＋分離領域
３４ エピタキシャル層
３６ Ｎウエル
３８ Ｐウエル
フロントページの続き
(72)発明者 ダニエール エイ． トーマス
アメリカ合衆国， テキサス 75248，
ダラス， フォールカーク ドライブ
16312
(72)発明者 ジルズ イー． トーマス
アメリカ合衆国， テキサス 75248，
ダラス， フォールカーク ドライブ
16312
Ｆターム(参考） 4M118 AB10 BA02 CA03 CA22 CA25
CA27 CA32 CA34 EA15 FC06
FC14 FC18
5F049 MA02 MB03 NA01 NA02 NA03
NB07 RA08
Claims (9)
- 【請求項１】 ホトダイオードを有する単一の半導体チ
ップ上に集積回路装置を製造する方法において、 基板を用意し、 前記基板上に上側シリコン表面を画定するエピタキシャ
ル層を成長させ、 トランジスタ及びホトダイオードを画定するために前記
エピタキシャル層内に異なる導電型及びドーパント濃度
の領域を形成し、 前記トランジスタがＰＭＯＳトランジスタとＮＭＯＳト
ランジスタとを包含しており、前記ホトダイオードが効
率的なホトダイオードと高速のホトダイオードとを包含
しており、前記ＰＭＯＳトランジスタがＮウエル内に配
設されており且つそれらの間にチャンネルを画定するＰ
ＬＤＤ領域を包含しており、前記ＮＭＯＳトランジスタ
がＰウエル内に配設されており且つそれらの間にチャン
ネルを画定するＮＬＤＤ領域を包含しており、前記効率
的なホトダイオードが比較的厚いＮ型ドリフト領域の上
方に形成されている比較的薄いＰ型アノード領域を包含
しており、前記高速のホトダイオードが比較的薄いＮ型
ドリフト領域の上方に形成されている比較的厚いＰ型ア
ノード領域を包含しており、前記ＮＭＯＳトランジスタ
のＰウエル及び前記高速のホトダイオードのＰ型アノー
ド領域が第一ボロンイオン注入ステップを使用して同時
的に形成され、前記ＰＭＯＳトランジスタのＰＬＤＤ領
域及び前記効率的なホトダイオードのＰ型アノード領域
が第二ボロンイオン注入ステップを使用して同時的に形
成される、ことを特徴とする方法。 - 【請求項２】 請求項１において、更に、 前記装置上にシリサイドブロッキングマスクを付着形成
し、 前記マスクの一部を選択的に除去してシリサイドコンタ
クト層が形成されるべき箇所のシリコン表面を露出させ
且つシリサイド化が阻止されるべきシリコン表面上のシ
リサイドブロッキングマスクを維持し、 前記露出されたシリコン表面上にシリサイドコンタクト
層を形成し、 前記シリサイドブロッキングマスクを付着形成する場合
に、 （ａ）露出されたシリコン表面上及び前記ホトダイオー
ドのＰ型アノード領域の上を包含して前記装置の上に酸
化物層を所定の厚さに付着形成し、 （ｂ）下側に存在する酸化物層と共に誘電体膜を形成す
るために前記酸化物層の上で前記装置上に窒化シリコン
層を所定の厚さに付着形成し、 前記酸化物の上に窒化物からなる誘電体膜が前記ホトダ
イオードの各々に対する反射防止膜として作用し且つ前
記装置上のその他の位置においてシリサイドブロッキン
グマスクとして作用する、ことを特徴とする方法。 - 【請求項３】 請求項２において、前記ホトダイオード
の反射防止膜の酸化物層及び窒化物層の所定の厚さが選
択した波長のレーザー光に対してそれを介してほぼ１０
０％の光透過率を達成すべく選択されることを特徴とす
る方法。 - 【請求項４】 請求項３において、前記レーザー光の選
択された波長が赤可視光スペクトル内にあることを特徴
とする方法。 - 【請求項５】 請求項１において、更に、 前記ホトダイオードのＮ型ドリフト領域の下側にＮ＋埋
込層を形成し、 前記上側シリコン表面から前記Ｎ＋埋込層へ下方へ延在
するＮ＋シンカーを形成し、 前記Ｎ＋シンカーの上方のカソードコンタクト及び前記
Ｐ型アノード領域上方のアノードコンタクトを包含する
コンタクトを前記上側シリコン表面に形成する、ことを
特徴とする方法。 - 【請求項６】 ホトダイオードを包含する単一の半導体
チップ上に集積回路装置を製造する方法において、 基板を用意し、 前記基板上に上側シリコン表面を画定するエピタキシャ
ル層を成長させ、 前記上側シリコン表面から下側の所定の深さへ延在する
前記エピタキシャル層内におけるＰ型及びＮ型領域を包
含するトランジスタ及び前記上側シリコン表面から下側
の所定の深さへ延在する前記エピタキシャル層内のＰ型
アノード領域を包含するホトダイオードを画定するため
に前記エピタキシャル層内に異なる導電型及びドーパン
ト濃度の領域を形成し、 前記装置上に前記ホトダイオードが応答性を有する波長
の放射に対して透明である誘電体膜を付着形成し、 前記誘電体膜の一部を選択的に除去して前記トランジス
タのＰ型及びＮ型領域上方を包含するシリサイドコンタ
クト層を形成すべきシリコン表面を露出させ且つシリサ
イド化が阻止されるべきシリコン表面上に前記誘電体膜
を維持し、 前記露出されたシリコン表面上にシリサイドコンタクト
層を形成し、 前記誘電体膜がシリサイド化が阻止されるべき箇所にお
いて前記シリコン表面に対するシリサイドブロッキング
マスクとして作用し且つ前記ホトダイオードに対して反
射防止膜として作用する、ことを特徴とする方法。 - 【請求項７】 請求項６において、前記シリサイドが阻
止されるべきシリコン表面が抵抗の表面部分を包含して
いることを特徴とする方法。 - 【請求項８】 請求項６において、前記ホトダイオード
が応答性を有する放射の波長が赤可視光スペクトル内に
あることを特徴とする方法。 - 【請求項９】 請求項８において、前記誘電体膜が下側
シリコン酸化物層と上側窒化シリコン層とを有している
ことを特徴とする方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US10/061,857 US6743652B2 (en) | 2002-02-01 | 2002-02-01 | Method for making an integrated circuit device including photodiodes |
| US10/61857 | 2002-02-01 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003264311A true JP2003264311A (ja) | 2003-09-19 |
Family
ID=22038585
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003025804A Pending JP2003264311A (ja) | 2002-02-01 | 2003-02-03 | ホトダイオードを有する集積回路の製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6743652B2 (ja) |
| EP (1) | EP1333500A3 (ja) |
| JP (1) | JP2003264311A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011018920A (ja) * | 2004-06-30 | 2011-01-27 | Infineon Technologies Ag | ｐｉｎダイオードを備えた集積回路構造の製造方法 |
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2002
- 2002-02-01 US US10/061,857 patent/US6743652B2/en not_active Expired - Lifetime
-
2003
- 2003-01-31 EP EP03250654A patent/EP1333500A3/en not_active Withdrawn
- 2003-02-03 JP JP2003025804A patent/JP2003264311A/ja active Pending
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|---|---|
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| US20030148574A1 (en) | 2003-08-07 |
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