JP2000252507A

JP2000252507A - 光ピックアップ用半導体受光素子

Info

Publication number: JP2000252507A
Application number: JP11050701A
Authority: JP
Inventors: Masaaki Sawara; 正哲佐原; Takashi Suzuki; 高志鈴木
Original assignee: Hamamatsu Photonics KK
Current assignee: Hamamatsu Photonics KK
Priority date: 1999-02-26
Filing date: 1999-02-26
Publication date: 2000-09-14

Abstract

(57)【要約】【課題】光ピックアップ用半導体受光素子を高感度に
し、かつ高速信号処理を可能にする。【解決手段】Ｐ^-型シリコン半導体基板５１中にＮ⁺型
埋込層５２ａ，５２ｂおよび５２ｃが形成され、Ｐ^-型
シリコン半導体基板５１の上にシリコンよりなるＰ^-型
エピタキシャル層５３が形成される。Ｎ⁺型埋込層５２
ａ，５２ｂおよび５２ｃの上のＰ^-型エピタキシャル層
５３には、Ｎ型ウェル拡散層５４ａ，５４ｃおよびＮ型
拡散層５４ｂが形成される。Ｎ型拡散層５４ｂで囲まれ
たＰ^-型エピタキシャル層５３中には、Ｐ⁺型拡散層５９
ｃおよび５９ｄが形成される。Ｐ⁺型拡散層５９ｄはＰ⁺
型拡散層５９ｃより深く形成される。Ｐ⁺型拡散層５９
ｄ、Ｐ ^-型エピタキシャル層５３およびＮ⁺型埋込層５２
ｂから第１フォトダイオードが構成され、Ｐ⁺型拡散層
５９ｃ、Ｐ^-型エピタキシャル層５３およびＮ⁺型埋込層
５２ｂから第２フォトダイオードが構成される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＤＶＤ−ＲＡＭ等
の大容量光記録のピックアップ装置に設けられ、赤や青
の光源に対し高感度、高速で光信号を電気信号に変換す
る光ピックアップ用半導体受光素子に関するものであ
る。

【０００２】

【従来の技術】光ディスクの信号検出用受光素子は、一
般的に４分割または６分割で構成され、再生信号の検
出、フォーカスエラー信号の検出、およびトラッキング
エラー信号の検出を同時に行っている。フォーカスエラ
ー信号の検出およびトラッキングエラー信号の検出はサ
ーボ制御用に用いられる。

【０００３】図１２に４分割受光素子のフォトダイオー
ドの配置図、図１３にこの受光素子の回路構成を示す。
受光素子はフォトダイオードＡ、Ｂ、ＣおよびＤから構
成されている。

【０００４】フォトダイオードＡ、Ｂ、ＣおよびＤの出
力ＬＧａ、ＬＧｂ、ＬＧｃおよびＬＧｄは差動入力型電
流電圧変換増幅回路１１０により電流電圧変換され電圧
信号となる。再生信号検出は、電流電圧変換された電圧
信号を電圧加算アンプ１１１で加算して行われる。一
方、フォーカスエラー信号検出は、例えば非点収差法を
用いて、対角線上に向かい合うフォトダイオードの信号
を加算し、その２つの出力差を演算することにより行わ
れる。また、トラッキングエラー信号検出は、例えばプ
ッシュプル法を用いて、隣り合ったフォトダイオードの
信号差を演算することにより行われる。

【０００５】光ディスクの高密度化や高速回転にともな
って、再生信号検出は高域周波数に対応することが必要
になる。ＤＶＤが大容量になると、数１０ＭＨｚから数
１００ＭＨｚの応答周波数が必要になる。一方で、フォ
ーカシングエラー信号検出およびトラッキングエラー信
号検出のサーボ制御用の信号検出は、非点収差法やプッ
シュプル法を用いた場合、数１０ｋＨｚ程度の低い応答
周波数になる。

【０００６】周波数の異なる信号を効率よく検出するた
めに、再生信号検出とサーボ制御用の検出とを分ける方
法が考えられ、例えば、特開平１０−３０３４０４号公
報または特開平８−１８０９３号公報に開示されてい
る。これらの公報には、フォトダイオードの信号成分の
中で、再生信号に高速成分を、サーボ制御用にはその他
の成分を使って検出効率を上げる方法が提案されてい
る。

【０００７】また、光ディスクの高密度化や高転送レー
ト化にともなって、再生信号光量がますます小さくなっ
てきている。特に、ＤＶＤ−ＲＡＭにおいては光ディス
クの反射率が非常に小さい。

【０００８】小さな再生信号光量に対応するため、受光
素子にアバランシェ増倍型のフォトダイオード（以下、
ＡＰＤと記す）を使って高感度化する方法が考案され、
例えば特開平９−２６５６５２号公報に記載されてい
る。

【０００９】

【発明が解決しようとする課題】しかし、特開平１０−
３０３４０４号公報または特開平８−１８０９３号公報
に開示された構造では、光記録が高密度になり光源が短
波長、例えば青色にかわると、光の吸収がより表面側に
分布し、特にサーボ制御用の信号が感度不足となる。つ
まり、縦方向の構造で光吸収の信号成分を分離する方法
は困難になる。

【００１０】ＡＰＤは、高電界から増幅効果が得られる
が、降伏電圧付近の高い増倍率の場合、増倍率の受光面
内均一性が悪くなり、増倍率の温度安定性も低下する。
そのため、複数の出力を演算処理するサーボ制御用の信
号には、高い増倍率で使用することができない。しか
し、再生信号検出は、高い増倍率と高速信号検出を必要
とする。ＡＰＤがサーボ制御系と再生信号を別々に検出
しても、ＡＰＤが、同じ増倍率の場合、低増倍率に制限
されることになる。

【００１１】高速応答を必要としないサーボ制御系にお
いては、増幅回路の帰還ゲインＲｆを大きくすることが
できるが、再生信号検出は高い応答周波数を必要とする
ので、増幅回路の帰還ゲインＲｆを大きくできない。そ
のため、受光素子をＡＰＤとし且つ高い増倍率まで利用
できることが望ましい。

【００１２】しかし、特開平９−２６５６５２号公報に
は、このような、ＡＰＤの問題点を解決するような手法
は述べられていない。

【００１３】以上のように、再生信号光量不足を補う高
感度化と、記録情報の増加に対応した高速信号処理は、
互いに相反する方向であるため、従来の回路技術では解
決困難である。

【００１４】本発明は、このような技術的課題に鑑みて
なされたものであり、光ピックアップ用半導体受光素子
を高感度にし、かつ高速信号処理を可能にすることを目
的とする。

【００１５】

【課題を解決するための手段】本発明は、受光量に応じ
た電流を出力する受光領域が半導体基板に設けられた光
ピックアップ用半導体受光素子において、この受光領域
には、その中央部に受光面が位置するアバランシェ増倍
型の第１フォトダイオードと、この第１フォトダイオー
ドを取り囲むと共に、その受光面が前記第１フォトダイ
オードの中心に対して点対称に位置する複数の第２フォ
トダイオードとが形成されていることを特徴とする。

【００１６】このような構成にすることによって、光デ
ィスクからの再生信号の検出を、電子雪崩による増倍効
果のため高感度なアバランシェ増倍型の第１フォトダイ
オードで行うことができ、かつ、第１フォトダイオード
の受光面の面積を小さくでき、しかも、サーボ制御のた
めのフォーカシングエラー検出とトラッキングエラー検
出を第２フォトダイオードで行うことができるようにな
る。

【００１７】本発明に係る光ピックアップ用半導体受光
素子は、第１フォトダイオードおよび第２フォトダイオ
ードがアバランシェ増倍型であり、第１フォトダイオー
ドのアバランシェ増倍率が、第２フォトダイオードのア
バランシェ増倍率と同じ、もしくはより大きくなるよう
にしてもよい。

【００１８】このような構成にすることによって、第２
フォトダイオードの感度を向上できる。

【００１９】本発明に係る光ピックアップ用半導体受光
素子は、第１フォトダイオードと第２フォトダイオード
のカソードを共通のＮ型半導体層により形成して、これ
らのアノードに同一電圧を印加することにより、第１フ
ォトダイオードのアバランシェ増倍領域における電界強
度が第２フォトダイオードのアバランシェ増倍領域にお
ける電界強度よりも大きくなるようにしてもよい。

【００２０】このような構成にすることにより、第１フ
ォトダイオードおよび第２フォトダイオードの両方をア
バランシェ増倍させつつ、第１フォトダイオードの増倍
率を大きくすることができる。

【００２１】また、半導体基板を、第１導電型の不純物
を高濃度に含む基板と、この基板上に結晶成長された第
２導電型の不純物を低濃度に含む半導体層とを有する構
成にして、第１フォトダイオードの半導体層の表層に形
成されたアノードまたはカソードを構成する第２導電型
の高濃度不純物層が、第２フォトダイオードの半導体層
の表層に形成されたアノードまたはカソードを構成する
第２導電型の高濃度不純物層より深くなるような構成に
してもよい。

【００２２】このような構成にすることにより、第１フ
ォトダイオードのアバランシェ増倍領域における電界強
度を大きく、第２フォトダイオードのアバランシェ増倍
領域における電界強度を小さくすることができる。

【００２３】また、半導体基板を、第１導電型の不純物
を高濃度に含む基板と、この基板上に結晶成長された第
２導電型の不純物を低濃度に含む半導体層とで構成さ
せ、第１フォトダイオードの半導体層の表層に形成され
たアノードまたはカソードを構成する第２導電型の高濃
度不純物層の下部に、これと接するように、第２導電型
の不純物を低濃度に含む半導体層より高濃度であって、
かつ第２導電型の高濃度不純物層より低濃度の第２導電
型の不純物を含む層を形成させるような構成にしてもよ
い。

【００２４】このような構成にすることにより、第１フ
ォトダイオードのアバランシェ増倍領域における電界強
度を大きく、第２フォトダイオードのアバランシェ増倍
領域における電界強度を小さくすることができる。

【００２５】また、半導体基板を、第１導電型の不純物
を高濃度に含む基板と、この基板上に結晶成長された第
２導電型の不純物を低濃度に含む半導体層とで構成さ
せ、第１フォトダイオードの半導体層の表層に形成され
たアノードまたはカソードを構成する第２導電型の高濃
度不純物層の下部に、これと離隔して、第２導電型の不
純物を低濃度に含む半導体層より高濃度であって、かつ
第２導電型の高濃度不純物層より低濃度の第２導電型の
不純物を含む層を形成させるような構成にしてもよい。

【００２６】このような構成にすることにより、第１フ
ォトダイオードのアバランシェ増倍領域における電界強
度を大きく、第２フォトダイオードのアバランシェ増倍
領域における電界強度を小さくすることができる。

【００２７】また、本発明に係る光ピックアップ用半導
体受光素子は、少なくとも第１フォトダイオードのアバ
ランシェ増倍率の温度変動を補償する補償回路を、半導
体基板に設けてもよい。

【００２８】このように温度変動を補償する補償回路を
第１フォトダイオードと同一の基板に設けた構成にする
ことにより、少なくとも第１フォトダイオードと、温度
変動を補償する補償回路が常に同じ温度になり、検出が
高精度に行われる。

【００２９】また、本発明に係る光ピックアップ用半導
体受光素子は、少なくとも第１フォトダイオードをアバ
ランシェ増倍型のフォトダイオードとして作動させるた
めの高電圧バイアスを制御する制御回路を、半導体基板
に設けてもよい。

【００３０】このように高電圧バイアスを制御する制御
回路を第１フォトダイオードと同一の基板に設けた構成
にすることにより、ＡＰＤに高電界を発生させるために
昇圧させた電圧を任意のＡＰＤ増倍率の電圧に制御する
ことができるようになる。

【００３１】さらに、バイアス回路を利用してＡＰＤか
らアンプまでに帰還をかけて閉ループを構成すれば、Ａ
ＰＤの増倍率を自動変調でき、温度補償なしで広い温度
範囲で安定な出力動作が可能となり、広いダイナミック
レンジで信号を検出できるようになる。

【００３２】また、本発明に係る光ピックアップ用半導
体受光素子は、少なくとも第１フォトダイオードの出力
電流を電流電圧変換して出力する増幅回路を、半導体基
板に設けてもよい。

【００３３】このように出力電流を電流電圧変換して出
力する増幅回路を第１フォトダイオードと同一の基板に
設けた構成にすることにより、受光素子が外部からの雑
音を拾うことがなくなり、低雑音、低容量の特性を有す
るようになる。

【００３４】また、本発明に係る光ピックアップ用半導
体受光素子は受光領域の外側の半導体基板に、第１フォ
トダイオードの中心に対して点対称に位置してサーボ制
御のための信号を出力する一対の第３フォトダイオード
を更に設けてもよい。

【００３５】このような構成にすることにより、第３フ
ォトダイオードでトラッキングエラー検出を行い、第２
フォトダイオードでフォーカシングエラー検出を行い、
例えば、ＤＶＤ−ＲＡＭのサーボ制御ができるようにな
る。

【００３６】

【発明の実施の形態】以下、添付図面を参照して本発明
の実施形態を詳細に説明する。

【００３７】図１は、本発明の第１実施形態に係る光ピ
ックアップ用半導体受光素子の受光領域の構造図であ
る。

【００３８】図１に示す受光素子は、受光領域の中央部
に受光面が円形とされたアバランシェ増倍型のフォトダ
イオードＥを有し、これを取り囲むと共にフォトダイオ
ードＥの中心に対して点対称に、受光面がそれぞれ同一
の扇形とされたフォトダイオードＡ、Ｂ、ＣおよびＤが
位置する。この受光素子は、Ｎ型の不純物を高濃度に含
んでカソードとして機能するＮ⁺型シリコン基板１と、
この上にエピタキシャル結晶成長されたＰ型の不純物を
低濃度に含むＰ^-型シリコン層２と、このＰ^-型シリコン
層２にＮ⁺型シリコン基板１に達する深さまで形成され
て受光領域を囲む周辺領域を形成する、Ｎ型の不純物を
含むＮ型シリコン層３と、Ｐ^-型シリコン層２の表層に
形成され、アノードを構成するＰ型の不純物を高濃度に
含むＰ⁺型シリコン層４および８と、を有する。なお、
Ｐ⁺型シリコン層４にはそれぞれアノード電極５ａ、５
ｂ、５ｃおよび５ｄが接続されて各電極パッド６ａ、６
ｂ、６ｃおよび６ｄまで配線７ａ、７ｂ、７ｃおよび７
ｄが導かれている。また、Ｐ⁺型シリコン層８にはアノ
ード電極５ｅが接続されて電極パッド６ｅまで配線７ｅ
が導かれている。また、Ｎ型シリコン層３にはカソード
電極５ｆが接続され電極パッド６ｆまで配線７ｆが導か
れている。

【００３９】光ピックアップでは、赤色或いは青色のレ
ーザのスポット光が光ディスクに照射され、記録情報が
光ディスクからの反射光として受光素子に入射される。
このスポット光は中央のフォトダイオードＥを中心とし
て周辺のフォトダイオードＡ、Ｂ、Ｃ、Ｄに広がるよう
に入射されるが、受光素子内では反射されてきた光が吸
収されて電子・正孔対が発生し光電流が生じる。この光
電流が信号電流として読み取られる。

【００４０】図１においては、中央のフォトダイオード
Ｅが再生信号を読み取り、周囲のフォトダイオードＡ、
Ｂ、ＣおよびＤの４つが、サーボ制御用のフォーカシン
グエラー検出信号、およびトラッキングエラー検出信号
を読み取る。

【００４１】図１に示す受光領域は、例えば以下の図２
ないし図４に示す第１ないし第３態様の断面構造のもの
とすることができる。

【００４２】図２は、本発明の光ピックアップ用半導体
受光素子の受光領域の第１態様に係る断面構造図であ
る。

【００４３】図２の受光領域は、カソードとなるＮ⁺型
シリコン基板１と、Ｎ⁺型シリコン基板１の周辺部の上
に形成されて受光領域の範囲を制限するＮ型シリコン層
３と、Ｎ型シリコン層３に形成されたカソード電極５ｆ
接続用のＮ⁺型シリコン層９と、Ｎ型シリコン層３で囲
まれて受光領域を形成するＰ^-型シリコン層２と、Ｐ^-型
シリコン層２の表層に形成されて受光層として作用する
Ｐ⁺型シリコン層４および１１と、Ｎ型シリコン層３、
Ｎ⁺型シリコン層９、Ｐ^-型シリコン層２、Ｐ⁺型シリコ
ン層４および１１の上に形成されたシリコン酸化膜１０
と、シリコン酸化膜１０に形成されたスルーホールを介
してＰ⁺型シリコン層４に接続されたアノード電極５ｂ
および５ｄと、シリコン酸化膜１０に形成されたスルー
ホールを介してＰ⁺型シリコン層１１に接続されたアノ
ード電極５ｅと、シリコン酸化膜１０に形成されたスル
ーホールを介してＮ⁺型シリコン層９に接続されたカソ
ード電極５ｆと、を有して構成されている。

【００４４】Ｐ⁺型シリコン層４は１μｍ程度の厚さを
有するが、受光領域の中央に形成されたＰ⁺型シリコン
層１１の厚さは、Ｐ⁺型シリコン層４より１μｍから数
μｍ程度厚い。

【００４５】このような構造にすることにより、受光領
域の中心付近に、Ｎ⁺型シリコン基板１、Ｐ^-型シリコン
層２、およびＰ⁺型シリコン層１１から第１フォトダイ
オードが構成され、この第１フォトダイオードを取り囲
むように、Ｎ⁺型シリコン基板１、Ｐ^-型シリコン層２、
およびＰ⁺型シリコン層４から第２フォトダイオードが
構成される。また、これらのフォトダイオードは共通の
カソード電極５ｆを有する。

【００４６】図３は、本発明の光ピックアップ用半導体
受光素子の受光領域の第２態様に係る断面構造図であ
る。

【００４７】図３の受光領域は、カソードとなるＮ⁺型
シリコン基板１と、Ｎ⁺型シリコン基板１の周辺部の上
に形成されて受光領域の範囲を制限するＮ型シリコン層
３と、Ｎ型シリコン層３に形成されたカソード電極５ｆ
接続用のＮ⁺型シリコン層９と、Ｎ型シリコン層３で囲
まれて受光領域を形成するＰ^-型シリコン層２と、Ｐ^-型
シリコン層２の表層に形成されて受光層として作用する
Ｐ⁺型シリコン層４および１２と、Ｐ⁺型シリコン層１２
の下部に、これと接するように形成されたＰ型シリコン
層１３ａと、Ｎ型シリコン層３、Ｎ⁺型シリコン層９、
Ｐ^-型シリコン層２、Ｐ⁺型シリコン層４および１２の上
に形成されたシリコン酸化膜１０と、シリコン酸化膜１
０に形成されたスルーホールを介してＰ⁺型シリコン層
４に接続されたアノード電極５ｂおよび５ｄと、シリコ
ン酸化膜１０に形成されたスルーホールを介してＰ⁺型
シリコン層１２に接続されたアノード電極５ｅと、シリ
コン酸化膜１０に形成されたスルーホールを介してＮ⁺
型シリコン層９に接続されたカソード電極５ｆと、を有
して構成されている。

【００４８】Ｐ⁺型シリコン層１２の下部に、これと接
するように形成されたＰ型シリコン層１３ａの不純物濃
度は、Ｐ⁺型シリコン層１２の不純物濃度より、通常２
桁以上低い。

【００４９】このような構造にすることにより、受光領
域の中心付近に、Ｎ⁺型シリコン基板１、Ｐ^-型シリコン
層２、Ｐ型シリコン層１３ａ、およびＰ⁺型シリコン層
１２から第１フォトダイオードが構成され、この第１フ
ォトダイオードを取り囲むように、Ｎ⁺型シリコン基板
１、Ｐ^-型シリコン層２、およびＰ⁺型シリコン層４から
第２フォトダイオードが構成される。また、これらのフ
ォトダイオードは共通のカソード電極５ｆを有する。

【００５０】図４は、本発明の光ピックアップ用半導体
受光素子の受光領域の第３態様に係る断面構造図であ
る。

【００５１】図４の受光領域は、カソードとなるＮ⁺型
シリコン基板１と、Ｎ⁺型シリコン基板１の周辺部の上
に形成されて受光領域の範囲を制限するＮ型シリコン層
３と、Ｎ型シリコン層３に形成されたカソード電極５ｆ
接続用のＮ⁺型シリコン層９と、Ｎ型シリコン層３で囲
まれて受光領域を形成するＰ^-型シリコン層２と、Ｐ^-型
シリコン層２の表層に形成されて受光層として作用する
Ｐ⁺型シリコン層４および１２と、Ｐ⁺型シリコン層１２
の下部に、これと離隔して形成されたＰ型シリコン層１
３ｂと、Ｎ型シリコン層３、Ｎ⁺型シリコン層９、Ｐ^-型
シリコン層２、Ｐ⁺型シリコン層４および１２の上に形
成されたシリコン酸化膜１０と、シリコン酸化膜１０に
形成されたスルーホールを介してＰ⁺型シリコン層４に
接続されたアノード電極５ｂおよび５ｄと、シリコン酸
化膜１０に形成されたスルーホールを介してＰ⁺型シリ
コン層１２に接続されたアノード電極５ｅと、シリコン
酸化膜１０に形成されたスルーホールを介してＮ⁺型シ
リコン層９に接続されたカソード電極５ｆと、を有して
構成されている。

【００５２】Ｐ⁺型シリコン層１２の下部に、これと離
隔して形成されたＰ型シリコン層１３ｂの不純物濃度
は、Ｐ^-型シリコン層２の不純物濃度より、１桁から２
桁程度高い。

【００５３】このような構造にすることにより、受光領
域の中心付近に、Ｎ⁺型シリコン基板１、Ｐ^-型シリコン
層２、Ｐ型シリコン拡散層１３ｂ、およびＰ⁺型シリコ
ン層１２から第１フォトダイオードが構成され、この第
１フォトダイオードを取り囲むように、Ｎ⁺型シリコン
層１、Ｐ^-型シリコン層２、およびＰ⁺型シリコン層４か
ら第２フォトダイオードが構成される。また、これらの
フォトダイオードは共通のカソード電極５ｆを有する。

【００５４】図２、図３および図４に示された受光素子
を構成するフォトダイオードの間では、高電圧がカソー
ドに印加されて発生する空乏層によって互いに絶縁され
る。分割の幅は、数μｍ程度に小さくすることができ
る。また、受光素子の大きさについては、用途や周辺装
置によって変わるため制限されないが、一般的光ディス
クの用途として例を挙げるとすると、中心部の直径は数
μｍから数１０μｍ、周辺まで含んだ受光領域は、直径
で数１０μｍから数１００μｍである。また、受光領域
の形状は、円形が望ましいが、角形にすることも可能で
ある。基板の厚さは、ほぼチップ厚に相当し、数１００
μｍ程度になる。

【００５５】図２、図３および図４に示された受光素子
には、共通のカソードを介して同一電圧を印加すると、
中央の第１フォトダイオードでは空乏層に生じる電界強
度が高くなり、周辺の第２フォトダイオードでは空乏層
に生じる電界強度が弱くなる。中央の第１フォトダイオ
ードの電界を強くするとアバランシェ増倍が起こるた
め、再生信号を検出する第１フォトダイオードが高感度
になる。第１フォトダイオードおよび第２フォトダイオ
ードの両方がアバランシェ増倍型の場合、例えば、中央
の第１フォトダイオードのアバランシェ増倍率を５０〜
１００以上に、周辺の第２フォトダイオードのアバラン
シェ増倍率を１０前後に設定すれば、中央の第１フォト
ダイオードのみが特に高感度になり、再生信号検出に対
して高いＳ／Ｎ比を得ることができる。

【００５６】フォーカシングエラー検出信号およびトラ
ッキングエラー検出信号は、前述のように、信号の加
算、減算処理により行われるため、受光領域間で感度差
があると誤差を伴うが、本発明に係る受光素子は、図
２、図３、もしくは図４に示した構造を有することがで
きるため、周辺の第２フォトダイオードの電界強度は中
央の第１フォトダイオードに比べ低く抑えられ、受光領
域間での感度差が低減し、サーボ信号の検出が高精度で
行われるようになる。

【００５７】次に、本発明の第２実施形態に係る回路内
蔵光ピックアップ用半導体受光素子を説明する。図５に
この受光素子の斜視断面図、図６に、この受光素子の回
路構成図、図７にこの受光素子の断面構造図を示す。

【００５８】図５に示す受光素子は、Ｐ^-型シリコン基
板８１と、このＰ^-型シリコン基板８１に形成されたＮ⁺
型埋込層８２と、Ｐ^-型シリコン半導体基板８１の上に
形成されたシリコンからなるＰ^-型エピタキシャル層８
３と、このＰ^-型エピタキシャル層８３にＮ⁺型埋込層８
２に達する深さまで形成されて受光領域を囲む周辺領域
を形成するＮ型シリコン層８４と、Ｐ^-型エピタキシャ
ル層の表層に形成され、アノードを構成するＰ型の不純
物を高濃度に含むＰ⁺型シリコン層８５および８６と、
を有する。Ｐ⁺型シリコン層８６はＰ⁺型シリコン層８５
よりも深く形成されている。なお、受光領域の外側のシ
リコン基板には、高電圧バイアス制御回路８７、高速電
流電圧変換増幅回路８８および差動入力型電流電圧変換
増幅回路８９が形成されている。

【００５９】図５の受光素子の回路構成の一例を示す
と、図６のようになる。

【００６０】第１フォトダイオードＥの高利得光電流出
力ＨＧｅは高速電流電圧変換増幅回路８８に導かれ、電
流電圧変換されて電圧出力ＶＥとなる。また、第２フォ
トダイオードＡ、Ｂ、Ｃ、Ｄの低利得光電流出力ＬＧ
ａ、ＬＧｂ、ＬＧｃ、ＬＧｄは差動入力型電流電圧変換
増幅回路８９に導かれ、電流電圧変換されて電圧出力Ｖ
Ａ、ＶＢ、ＶＣ、ＶＤになる。

【００６１】ここで、応答周波数が高くなるように、高
速電流電圧変換増幅回路８８の帰還ゲインＲｆを、例え
ば１０ｋΩ以下に設定する。一方、差動入力型電流電圧
変換増幅回路８９は、応答周波数が低くてよいため増幅
回路の帰還ゲインＲｆを大きくでき、例えば数１０ｋΩ
〜１００ｋΩ以上にして出力を大きくすることができ
る。したがって、サーボ制御系のＡＰＤの増幅率が小さ
くても出力は十分とれる。

【００６２】図５に示す受光素子には、第１フォトダイ
オードＥおよび第２フォトダイオードＡ、Ｂ、Ｃ、Ｄを
アバランシェ増倍型のフォトダイオードとして作動させ
るための高電圧バイアス制御回路８７が設けられてい
る。

【００６３】ＡＰＤは、本来高電界を発生させるため高
電圧を必要とするが、信号電流は小さいため、電源は、
ＤＶ−ＤＶコンバータ等で例えば５Ｖの低電圧からＡＰ
Ｄに必要な１００Ｖの高電圧を発生させて使用すること
ができる。しかし、昇圧された電圧が任意のＡＰＤ増倍
率の電圧に制御されるためには、レギュレーション回路
が必要となる。このレギュレーション回路を、集積され
たバイポーラトランジスタおよびＭＯＳトランジスタか
らなる回路で構成する。レギュレーション回路でフィー
ドバックされながら、ＡＰＤへ制御された電圧が供給さ
れる。これにより本発明の受光素子は、５Ｖ程度の低電
圧電源でアンプ出力を得ることができる。

【００６４】図５に示す受光素子には、高速電流電圧変
換増幅回路８８と差動入力型電流電圧変換増幅回路８９
が形成されている。第１フォトダイオードＥの光電流出
力は、例えば、ＮＰＮトランジスタのみで構成される高
速電流電圧変換増幅回路８８により電流電圧変換増幅さ
れ、電圧信号として出力することができる。第２フォト
ダイオードＡ、Ｂ、Ｃ、Ｄの光電流出力は基準電圧ＶＳ
を伴う差動入力型電流電圧変換増幅回路８９により電流
電圧変換増幅される。ＤＶＤ等の光ピックアップでは、
出力のダイナミックレンジをとるため、ゲインの大きさ
を増幅回路の帰還ゲイン切り替えにて行う。これは、集
積されたＣＭＯＳスイッチで構成する。

【００６５】本発明の受光素子の場合、このゲイン切り
替え方法においては、ＡＰＤの増倍率のフィードバック
をかけることにより、出力を一定に保つこともできる。
この回路も、集積したバイポーラトランジスタおよびＣ
ＭＯＳトランジスタ回路で構成することができる。これ
によって、再生信号光量の変化に対して、自動的にＡＰ
Ｄの増倍率を変えることができるようになる。したがっ
て、検出器のダイナミックレンジを実質的に広くするこ
とも可能になる。

【００６６】図５に示す受光素子には、少なくとも第１
フォトダイオードＥのアバランシェ増倍率の温度変動を
補償する補償回路を設けてもよい。

【００６７】ＡＰＤは、温度に対してブレークダウン電
圧が変動するため増倍率が変動するが、そのブレークダ
ウン電圧の変動を補うようにＡＰＤのカソードにかかる
高電圧を変化させることで、ＡＰＤの増倍率をほぼ一定
にすることができる。例えば、集積ＡＰＤでは、ある増
倍率の電圧が数１０ｍＶ／℃で温度変動する。よって同
じ温度係数でＡＰＤのカソード電圧を変化させる。その
ためにバイポーラトランジスタ回路で構成する基準電圧
の温度係数を利用する。ＡＰＤの温度係数と同じになる
ように、基準電圧を変えてカソード高電圧を決定する。
すなわちＡＰＤのカソード電圧は、温度上昇とともにＡ
ＰＤのバイアス温度係数で増加させて、広い温度範囲で
一定の増倍率を実現する。ＡＰＤと、バイポーラトラン
ジスタおよびＣＭＯＳ回路が同一基板上に存在するた
め、ＡＰＤと基準電圧回路は常に同じ温度となる。

【００６８】また、以上のように、第１フォトダイオー
ドＥおよび第２フォトダイオードＡ、Ｂ、Ｃ、Ｄと同じ
基板に、高電圧バイアス制御回路、高速電流電圧変換増
幅回路、差動入力型電流電圧変換増幅回路、増倍率温度
変動補償回路などの回路を設けることにより、ワイヤボ
ンディング等の寄生容量や外乱ノイズが発生しないた
め、受光素子の信頼性を向上させることができる。

【００６９】次に、図７ないし図１１を参照して、第２
実施形態に対応する光ピックアップ用半導体受光素子と
その製造法の具体的な実施例を説明する。

【００７０】まず、図７により構成を説明する。

【００７１】図７に示す受光素子においては、Ｐ^-型シ
リコン基板５１中にＮ⁺型埋込層５２ａ、５２ｂおよび
５２ｃが形成され、Ｐ^-型シリコン基板５１の上にシリ
コンよりなるＰ^-型エピタキシャル層５３が形成されて
いる。Ｎ⁺型埋込層５２ａ、５２ｂおよび５２ｃそれぞ
れの上のＰ^-型エピタキシャル層５３には、低濃度のＮ
型ウェル拡散層５４ａ、５４ｃおよびＮ型拡散層５４ｂ
が、Ｎ⁺型埋込層５２ａ、５２ｃおよび５２ｂそれぞれ
に達する深さまで形成されている。このうち、Ｎ型拡散
層５４ｂは、Ｎ⁺型埋込層５２ｂの周辺部の上に形成さ
れており、Ｎ⁺型埋込層５２ｂの中心部の上には形成さ
れていない。Ｎ型拡散層５４ｂで囲まれたＰ^-型エピタ
キシャル層５３中には、高濃度のＰ⁺型拡散層５９ｃお
よび５９ｄが形成されている。Ｐ⁺型拡散層５９ｄはＰ⁺
型拡散層５９ｃより深く形成されている。

【００７２】このようにして、Ｐ⁺型拡散層５９ｄ、Ｐ^-
型エピタキシャル層５３およびＮ⁺型埋込層５２ｂから
第１フォトダイオードが構成されている。また、Ｐ⁺型
拡散層５９ｃ、Ｐ^-型エピタキシャル層５３およびＮ⁺型
埋込層５２ｂから第２フォトダイオードが構成されてい
る。このフォトダイオードに逆バイアス電圧が印加され
ると、Ｐ^-型エピタキシャル層５３およびＮ⁺型埋込層５
２ｂのＰＮ接合付近に空乏層が生じ、ここに光が入射す
ると電子・正孔対が発生しアバランシェ増倍される。

【００７３】さらに、Ｎ型ウェル拡散層５４ａには、Ｎ
⁺型拡散層５８ａをコレクタとし、Ｐ型ベース拡散層５
７をベースとし、Ｎ⁺型拡散層５８ｂをエミッタとする
ＮＰＮバイポーラトランジスタが形成されている。Ｎ型
ウェル拡散層５４ｃには、Ｐ ⁺型拡散層５９ｅおよび５
９ｆそれぞれをソースおよびドレインとし、ゲート電極
５６ａをゲートとするＰ−ＭＯＳトランジスタが形成さ
れている。Ｐ^-型エピタキシャル層５３には、Ｎ⁺型拡散
層５８ｄおよび５８ｅそれぞれをソースおよびドレイン
とし、ゲート電極５６ｂをゲートとするＮ−ＭＯＳトラ
ンジスタが形成されている。Ｐ−ＭＯＳトランジスタと
Ｎ−ＭＯＳトランジスタからはＣＭＯＳトランジスタ回
路が形成されている。

【００７４】このＮＰＮバイポーラトランジスタとＣＭ
ＯＳトランジスタ回路により、ＡＰＤのアバランシェ増
倍率の温度変動を補償する補償回路を構成することによ
り、温度変化に対しても安定な検出を行うことができ
る。

【００７５】また、このＮＰＮバイポーラトランジスタ
とＣＭＯＳトランジスタ回路により、ＡＰＤの高電圧バ
イアスを制御する制御回路を構成することにより、昇圧
された電圧を任意の増倍率の電圧に制御することができ
る。

【００７６】また、このＮＰＮバイポーラトランジスタ
とＣＭＯＳトランジスタ回路により、ＡＰＤの出力電流
を電流電圧変換して出力する増幅回路を構成することに
より、再生信号光量の変化に柔軟に対応することができ
る。

【００７７】なお、このＮＰＮバイポーラトランジスタ
とＣＭＯＳトランジスタ回路がＡＰＤと同一基板上に形
成されるため、ワイヤボンディングなどの寄生容量や外
乱ノイズを伴わない高信頼性のフロントエンド構成を１
チップに納めることができる。

【００７８】電流電圧変換された増幅回路出力の応答周
波数ｆｃに関しては、次の近似式が成り立つ。

【００７９】ｆｃ＝ＧＢ／２πＣｔＲｆ式の中で、ＧＢは、増幅回路のゲインバンド幅積、Ｃｔ
は、フォトダイオード容量、増幅回路の入力容量および
寄生容量の和になり、Ｒｆは、アンプの帰還ゲインであ
る。

【００８０】再生信号検出用の高速電流電圧変換増幅回
路８８からの出力は高い応答周波数ｆｃが得られ、サー
ボ系の検出用の差動入力型電流電圧変換増幅回路８９か
らの出力は低い応答周波数ｆｃになる。

【００８１】再生信号検出用の高速電流電圧変換増幅回
路８８からの出力は、ＡＰＤの増倍率が大きく受光面積
が小さいので、上式のＲｆおよびＣｔを小さくすること
ができ、また、高速電流電圧変換増幅回路８８は独立で
あり演算を必要としないため、ＮＰＮのみで構成するこ
とができ、増幅回路のゲインバンド幅積が高くなる。そ
のために、高い応答周波数を得ることができる。

【００８２】一方、サーボ系の検出用の差動入力型電流
電圧変換増幅回路８９からの出力は、ＡＰＤの増倍率が
小さいが、帰還ゲインＲｆを大きくして出力を高くする
ことができる。また、差動入力型電流電圧変換増幅回路
８９の構成には、ＰＮＰトランジスタが必要になるが、
簡易プロセスでは横型ＰＮＰトランジスタを利用するこ
とになり、トランジスタの遮断周波数が低く大きな電流
が流せないため容量が大きくなり、増幅回路のゲインバ
ンド幅積が低下する。しかし、サーボ制御系に必要な応
答周波数は数１０ｋＨｚ以下であるため、ラテラルＰＮ
Ｐトランジスタを使った差動入力型電流電圧変換増幅回
路でも対応できる。

【００８３】続いて、本発明に係る光ピックアップ用半
導体受光素子の製造工程を説明する。図８ないし図１１
は、図７に示す半導体受光素子の製造工程図である。最
初に、面方位（１，０，０）のＰ^-型シリコン基板５１
を用意する（図８（ａ））。不純物濃度は、１×１０¹⁵
〜１．５×１０¹⁵ｃｍ^-3の範囲であり、好適には１．２
×１０¹⁵ｃｍ^-3であり、比抵抗は１０Ωｃｍである。

【００８４】次に、このＰ^-型シリコン基板５１の上に
形成されたマスク７１ないし７４によって選択的に所定
領域に不純物拡散またはイオン注入でＮ⁺型埋込層５２
ａ、５２ｂおよび５２ｃを同時に形成する（図８
（ｂ））。不純物のピーク濃度は、５×１０¹⁸〜５×１
０²⁰ｃｍ^-3の範囲であり、好適には５×１０¹⁹ｃｍ^-3以
上である。マスク７１ないし７４は、Ｎ⁺型埋込層５２
ａ、５２ｂおよび５２ｃが形成された後、除去される。
なお、以降の工程の説明においては、マスクの形成およ
び除去に関する記述を省略する。

【００８５】次に、Ｐ^-型シリコン基板５１の上にＰ^-型
エピタキシャル層５３を成長させる（図８（ｃ））。こ
のＰ^-型エピタキシャル層５３の厚みは、数μｍ程度で
ある。不純物濃度は、２×１０¹⁵〜７×１０¹⁵ｃｍ^-3の
範囲である。

【００８６】次に、Ｐ^-型エピタキシャル層５３中の所
定領域に低濃度のＮ型ウェル拡散層５４ａ、５４ｃおよ
びＮ型拡散層５４ｂそれぞれを同時に形成する（図８
（ｄ））。イオン注入量は、２×１０¹²〜１×１０¹³ｃ
ｍ^-2である。これらのうち、Ｎ型ウェル拡散層５４ａお
よび５４ｃそれぞれは、Ｎ⁺型埋込層５２ａおよび５２
ｃそれぞれの上に形成される。一方、Ｎ型拡散層５４ｂ
は、Ｎ⁺型埋込層５２ｂの上であってＮ⁺型埋込層５２ｂ
の周囲に沿って形成され、Ｎ⁺型埋込層５２ｂの中央に
は形成されない。また、これらＮ型ウェル拡散層５４
ａ、５４ｃおよびＮ型拡散層５４ｂそれぞれは、高温ド
ライブ拡散によって、その拡散深さがＮ⁺型埋込層５２
ａ、５２ｃおよび５２ｂそれぞれに達する。

【００８７】図８（ｂ）で形成されたＮ⁺型埋込層５２
ａ、５２ｂおよび５２ｃは、この拡散工程で不純物がＰ
^-型エピタキシャル層５３に拡散して、図８（ｄ）のよ
うにその厚さが増加する。これ以後の製造工程はこの厚
さが殆ど増加しない。このＮ ⁺型埋込層５２ａ、５２ｂ
および５２ｃそれぞれの厚さは、４〜１５μｍである。

【００８８】次に、ＬＯＣＯＳ酸化によってフィールド
酸化膜５５を形成する（図９（ａ））。このフィールド
酸化膜５５は、Ｎ型ウェル拡散層５４ａ、５４ｃおよび
Ｎ型拡散層５４ｂそれぞれが形成された領域の周囲、お
よび、後にＮ−ＭＯＳが形成される領域の周囲で厚く形
成される。

【００８９】次に、ポリシリコンからなるゲート電極５
６ａおよび５６ｂを形成する（図９（ｂ））。ゲート電
極５６ａは、Ｎ型ウェル拡散層５４ｃの上に形成され、
Ｐ−ＭＯＳトランジスタのゲート電極となる。ゲート電
極５６ｂは、Ｐ^-型エピタキシャル層５３の上に形成さ
れ、Ｎ−ＭＯＳトランジスタのゲート電極となる。

【００９０】次に、Ｎ型ウェル拡散層５４ａの一部に、
バイポーラトランジスタのベースとなるＰ型ベース拡散
層５７を形成する（図９（ｃ））。

【００９１】次に、Ｎ⁺型拡散層５８ａ、５８ｂ、５８
ｃ、５８ｄおよび５８ｅを形成する（図１０（ａ））。
Ｎ⁺型拡散層５８ａおよび５８ｂそれぞれは、Ｎ型ウェ
ル拡散層５４ａおよびＰ型ベース拡散層５７それぞれに
形成され、バイポーラトランジスタのコレクタとエミッ
タとなる。Ｎ⁺型拡散層５８ｃは、Ｎ型拡散層５４ｂに
形成され、ＡＰＤのカソードとなる。Ｎ⁺型拡散層５８
ｄおよび５８ｅそれぞれは、ゲート電極５６ｂを挟んで
共にＰ^-型エピタキシャル層５３に形成され、Ｎ−ＭＯ
Ｓトランジスタのソースとドレインとなる。

【００９２】次に、Ｐ⁺型拡散層５９ａ、５９ｂ、５９
ｃ、５９ｄ、５９ｅおよび５９ｆを形成する（図１０
（ｂ））。不純物濃度は、Ｐ^-型エピタキシャル層５３
より高濃度とする。Ｐ⁺型拡散層５９ａは、バイポーラ
トランジスタのベースであるＰ型ベース拡散層５７に形
成され、ベース電極との接続部となる。Ｐ⁺型拡散層５
９ｂは、Ｐ^-型エピタキシャル層５３に形成され、基板
取り出し電極との接合部となる。Ｐ⁺型拡散層５９ｃお
よび５９ｄは、Ｎ型拡散層５４ｂで囲まれたＰ^-型エピ
タキシャル層５３に形成され、ＡＰＤのアノードとな
る。Ｐ⁺型拡散層５９ｅおよび５９ｆそれぞれは、ゲー
ト電極５６ａを挟んで共にＮ型ウェル拡散層５４ｃに形
成され、Ｐ−ＭＯＳトランジスタのソースとドレインと
なる。

【００９３】次に、シリコン酸化膜６０を全面に形成
し、コンタクトホールを形成し、アルミ配線を形成する
（図１１（ａ））。アルミ電極６１ａ、６１ｂおよび６
１ｃそれぞれは、Ｎ⁺型拡散層５８ａ、Ｐ⁺型拡散層５９
ａおよびＮ⁺型拡散層５８ｂに接続され、バイポーラト
ランジスタのコレクタ電極、ベース電極およびエミッタ
電極となる。アルミ電極６１ｄは、Ｐ⁺型拡散層５９ｂ
に接続され、基板取り出し電極となる。アルミ電極６１
ｅおよび６１ｇは、Ｐ⁺型拡散層５９ｃに接続され、ア
ルミ電極６１ｆはＰ⁺型拡散層５９ｄに接続され、ＡＰ
Ｄのアノード電極となる。アルミ電極６１ｈはＮ⁺型拡
散層５８ｃに接続され、ＡＰＤのカソード電極となる。
アルミ電極６１ｉおよび６１ｊそれぞれは、Ｐ⁺型拡散
層５９ｅおよび５９ｆに接続され、Ｐ−ＭＯＳトランジ
スタのソース電極およびドレイン電極となる。アルミ電
極６１ｋおよび６１ｌそれぞれは、Ｎ⁺型拡散層５８ｄ
および５８ｅに接続され、Ｎ−ＭＯＳトランジスタのソ
ース電極およびドレイン電極となる。次に、層間絶縁膜
６２を形成する（図１１（ｂ））。

【００９４】この製造工程の特徴は、ＡＰＤ製造プロセ
スと、ＣＭＯＳ製造プロセスやバイポーラトランジスタ
製造プロセスとが共通である点である。すなわち、ＮＰ
Ｎバイポーラトランジスタが、Ｎ⁺型拡散層５８ａをコ
レクタとし、Ｐ型ベース拡散層５７をベースとし、Ｎ⁺
型拡散層５８ｂをエミッタとして構成される。また、Ｐ
−ＭＯＳトランジスタが、Ｎ型ウェル拡散層５４ｃ中に
形成されたＰ⁺型拡散層５９ｅおよび５９ｆをソースお
よびドレインとし、ゲート電極５６ａをゲートとして構
成され、Ｎ−ＭＯＳトランジスタが、Ｐ^-型エピタキシ
ャル層５３中に形成されたＮ⁺型拡散層５８ｄおよび５
８ｅをソースおよびドレインとし、ゲート電極５６ｂを
ゲートとして構成され、結局、ＣＭＯＳトランジスタが
形成される。このバイポーラトランジスタおよびＣＭＯ
Ｓの製造プロセスは、ＡＰＤの製造プロセスと共通にす
ることができる。これによって、ＭＯＳトランジスタや
バイポーラトランジスタで任意の信号処理回路を構成す
ることができる。

【００９５】

【発明の効果】以上詳細に説明したように、本発明は、
中央部にアバランシェ増倍型のフォトダイオードを形成
し、これを取り囲みこのフォトダイオードの中心に対し
て点対称に複数のフォトダイオードを形成する構造のた
め、光ピックアップ用半導体受光素子の感度が向上し、
高速信号処理も可能になる。

【図面の簡単な説明】

【図１】本発明の第１実施形態の斜視断面図である。

【図２】本発明の第１実施形態の第１態様を示す断面図
である。

【図３】本発明の第１実施形態の第２態様を示す断面図
である。

【図４】本発明の第１実施形態の第３態様を示す断面図
である。

【図５】本発明の第２実施形態の斜視断面図である。

【図６】本発明の第２実施形態の回路構成図である。

【図７】本発明の第２実施形態の断面図である。

【図８】本発明の第２実施形態の製造工程を示す第１の
図である。

【図９】本発明の第２実施形態の製造工程を示す第２の
図である。

【図１０】本発明の第２実施形態の製造工程を示す第３
の図である。

【図１１】本発明の第２実施形態の製造工程を示す第４
の図である。

【図１２】従来の４分割受光素子の配置図である。

【図１３】従来の４分割受光素子の回路構成図である。

【符号の説明】

１…Ｎ⁺型シリコン基板、２…Ｐ^-型シリコン層、３…Ｎ
型シリコン層、４，８，１１，１２…Ｐ⁺型シリコン
層、５ａ〜５ｅ…アノード電極、６ａ〜６ｆ…電極パッ
ド、７ａ〜７ｆ…配線、５ｆ…カソード電極、９…Ｎ⁺
型シリコン層、１０…シリコン酸化膜、１３ａ，１３ｂ
…Ｐ型シリコン層、５１，８１…Ｐ^-型シリコン基板、
５２ａ〜５２ｃ，８２…Ｎ⁺型埋込層、５３，８３…Ｐ^-
型エピタキシャル層、５４ａ，５４ｃ…Ｎ型ウェル拡散
層、５４ｂ…Ｎ型拡散層、５５…フィールド酸化膜、５
６ａ，５６ｂ…ゲート電極、５７…Ｐ型ベース拡散層、
５８ａ〜５８ｅ…Ｎ⁺型拡散層、５９ａ〜５９ｆ…Ｐ⁺型
拡散層、６０…シリコン酸化膜、６１ａ〜６１ｌ…アル
ミ電極、６２…層間絶縁膜、８４…Ｎ型シリコン層、８
５，８６…Ｐ⁺型シリコン層、８７…高電圧バイアス制
御回路、８８…高速電流電圧変換増幅回路、８９，１１
０…差動入力型電流電圧変換増幅回路、１１１…電圧加
算アンプ

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Claims

【特許請求の範囲】

【請求項１】受光量に応じた電流を出力する受光領域
が半導体基板に設けられた光ピックアップ用半導体受光
素子において、前記受光領域には、その中央部に受光面が位置するアバ
ランシェ増倍型の第１フォトダイオードと、この第１フ
ォトダイオードを取り囲むと共に、その受光面が前記第
１フォトダイオードの中心に対して点対称に位置する複
数の第２フォトダイオードとが形成されていることを特
徴とする光ピックアップ用半導体受光素子。
【請求項２】前記第２フォトダイオードがアバランシ
ェ増倍型であり、前記第１フォトダイオードのアバラン
シェ増倍率が、前記第２フォトダイオードのアバランシ
ェ増倍率と同じ、もしくはより大きいことを特徴とする
請求項１記載の光ピックアップ用半導体受光素子。
【請求項３】前記第１フォトダイオードと前記第２フ
ォトダイオードのカソードが共通のＮ型半導体層により
形成され、これらのアノードに同一電圧を印加すること
により、前記第１フォトダイオードのアバランシェ増倍
領域における電界強度が前記第２フォトダイオードのア
バランシェ増倍領域における電界強度よりも大きくなる
構造を有することを特徴とする請求項２記載の光ピック
アップ用半導体受光素子。
【請求項４】前記半導体基板は第１導電型の不純物を
高濃度に含む基板と、この基板上に結晶成長された第２
導電型の不純物を低濃度に含む半導体層とを有して構成
されており、前記第１フォトダイオードの前記半導体層
の表層に形成されたアノードまたはカソードを構成する
第２導電型の高濃度不純物層が、前記第２フォトダイオ
ードの前記半導体層の表層に形成されたアノードまたは
カソードを構成する第２導電型の高濃度不純物層より深
く形成されていることを特徴とする請求項１ないし請求
項３のいずれか記載の光ピックアップ用半導体受光素
子。
【請求項５】前記半導体基板は第１導電型の不純物を
高濃度に含む基板と、この基板上に結晶成長された第２
導電型の不純物を低濃度に含む半導体層とを有して構成
されており、前記第１フォトダイオードの前記半導体層
の表層に形成されたアノードまたはカソードを構成する
第２導電型の高濃度不純物層の下部に、これと接するよ
うに、前記第２導電型の不純物を低濃度に含む半導体層
より高濃度であって、かつ前記第２導電型の高濃度不純
物層より低濃度の第２導電型の不純物を含む層を有する
ことを特徴とする請求項１ないし請求項３のいずれか記
載の光ピックアップ用半導体受光素子。
【請求項６】前記半導体基板は第１導電型の不純物を
高濃度に含む基板と、この基板上に結晶成長された第２
導電型の不純物を低濃度に含む半導体層とを有して構成
されており、前記第１フォトダイオードの前記半導体層
の表層に形成されたアノードまたはカソードを構成する
第２導電型の高濃度不純物層の下部に、これと離隔し
て、前記第２導電型の不純物を低濃度に含む半導体層よ
り高濃度であって、かつ前記第２導電型の高濃度不純物
層より低濃度の第２導電型の不純物を含む層を有するこ
とを特徴とすることを特徴とする請求項１ないし請求項
３のいずれか記載の光ピックアップ用半導体受光素子。
【請求項７】少なくとも前記第１フォトダイオードの
アバランシェ増倍率の温度変動を補償する補償回路が、
前記半導体基板に設けられていることを特徴とする請求
項１ないし請求項６のいずれか記載の光ピックアップ用
半導体受光素子。
【請求項８】少なくとも前記第１フォトダイオードを
アバランシェ増倍型のフォトダイオードとして作動させ
るための高電圧バイアスを制御する制御回路が、前記半
導体基板に設けられていることを特徴とする請求項１な
いし請求項７のいずれか記載の光ピックアップ用半導体
受光素子。
【請求項９】少なくとも前記第１フォトダイオードの
出力電流を電流電圧変換して出力する増幅回路が、前記
半導体基板に設けられていることを特徴とする請求項１
ないし請求項８のいずれか記載の光ピックアップ用半導
体受光素子。
【請求項１０】前記受光領域の外側の前記半導体基板
に、前記第１フォトダイオードの中心に対して点対称に
位置してサーボ制御のための信号を出力する一対の第３
フォトダイオードが更に形成されていることを特徴とす
る請求項１ないし請求項９いずれか記載の光ピックアッ
プ用半導体受光素子。