JP2957834B2 - 回路内蔵受光素子 - Google Patents
回路内蔵受光素子Info
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- JP2957834B2 JP2957834B2 JP5061873A JP6187393A JP2957834B2 JP 2957834 B2 JP2957834 B2 JP 2957834B2 JP 5061873 A JP5061873 A JP 5061873A JP 6187393 A JP6187393 A JP 6187393A JP 2957834 B2 JP2957834 B2 JP 2957834B2
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- diffusion layer
- layer
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Description
【０００１】
【産業上の利用分野】本発明は、信号処理回路を内蔵し
た回路内蔵受光素子に関するものであり、特に光ピック
アップ等に使用される分割フォトダイオードを有する回
路内蔵受光素子において、その光感度を向上させるため
の構造に関するものである。
た回路内蔵受光素子に関するものであり、特に光ピック
アップ等に使用される分割フォトダイオードを有する回
路内蔵受光素子において、その光感度を向上させるため
の構造に関するものである。
【０００２】
【従来の技術】回路内蔵受光素子は、光ピックアップの
信号検出用として、従来から用いられている。光ピック
アップに回路内蔵受光素子を用いる場合には、次の２つ
の特性を向上させることが重要である。
信号検出用として、従来から用いられている。光ピック
アップに回路内蔵受光素子を用いる場合には、次の２つ
の特性を向上させることが重要である。
【０００３】第１にＳ／Ｎ比向上のために光感度を向上
させることであり、第２には映像信号のような高周波の
信号を扱えるように動作速度を向上させることである。
させることであり、第２には映像信号のような高周波の
信号を扱えるように動作速度を向上させることである。
【０００４】これらの２つの特性を向上させるための構
造として、図６および図７の略断面図に示されるような
構造が考えられる。いずれも表面のシリコン酸化膜，光
反射防止膜等は省略してある。
造として、図６および図７の略断面図に示されるような
構造が考えられる。いずれも表面のシリコン酸化膜，光
反射防止膜等は省略してある。
【０００５】図６において、２分割型のフォトダイオー
ドＡは、Ｎ型高比抵抗半導体基板１上に積層して成長さ
れたＮ型エピタキシャル層４と、Ｎ型エピタキシャル層
４の所定領域にＮ型エピタキシャル層４を貫通してＮ型
高比抵抗半導体基板１上に形成されたＰ型アノード拡散
層５，５と、Ｐ型アノード拡散層５，５から所定の間隔
を隔ててＮ型高比抵抗半導体基板１に埋め込むように形
成されたＮ型埋込み拡散層３，３と、Ｎ型埋込み拡散層
３，３上のＮ型エピタキシャル層４内に形成されたＮ型
カソード補償拡散層６，６とで形成されている。
ドＡは、Ｎ型高比抵抗半導体基板１上に積層して成長さ
れたＮ型エピタキシャル層４と、Ｎ型エピタキシャル層
４の所定領域にＮ型エピタキシャル層４を貫通してＮ型
高比抵抗半導体基板１上に形成されたＰ型アノード拡散
層５，５と、Ｐ型アノード拡散層５，５から所定の間隔
を隔ててＮ型高比抵抗半導体基板１に埋め込むように形
成されたＮ型埋込み拡散層３，３と、Ｎ型埋込み拡散層
３，３上のＮ型エピタキシャル層４内に形成されたＮ型
カソード補償拡散層６，６とで形成されている。
【０００６】ＮＰＮトランジスタＢは、Ｎ型高比抵抗半
導体基板１に埋め込むように形成されたＰ型埋込み拡散
層２と、Ｐ型埋込み拡散層２の表面上に形成されたＮ型
埋込み拡散層３ａと、Ｐ型埋込み拡散層２およびＮ型埋
込み拡散層３ａ上に形成されたＮ型エピタキシャル層４
と、Ｎ型エピタキシャル層４の表面上の所定領域に形成
されたＰ型ベース拡散層７と、Ｐ型ベース拡散層７の表
面上の所定領域に形成されたＮ型エミッタ拡散層８と、
Ｐ型ベース拡散層７から所定の間隔を隔てたＮ型埋込み
拡散層３ａ上に形成されたＮ型コレクタ補償拡散層６ａ
とで形成されている。
導体基板１に埋め込むように形成されたＰ型埋込み拡散
層２と、Ｐ型埋込み拡散層２の表面上に形成されたＮ型
埋込み拡散層３ａと、Ｐ型埋込み拡散層２およびＮ型埋
込み拡散層３ａ上に形成されたＮ型エピタキシャル層４
と、Ｎ型エピタキシャル層４の表面上の所定領域に形成
されたＰ型ベース拡散層７と、Ｐ型ベース拡散層７の表
面上の所定領域に形成されたＮ型エミッタ拡散層８と、
Ｐ型ベース拡散層７から所定の間隔を隔てたＮ型埋込み
拡散層３ａ上に形成されたＮ型コレクタ補償拡散層６ａ
とで形成されている。
【０００７】フォトダイオードＡとＮＰＮトランジスタ
Ｂは、Ｐ型分離拡散層５ａによって分離されている。ま
た、フォトダイオードＡのアノード拡散層５は、焦点誤
差検出のために分割されている。分割される数は検出す
る方式により異なる。
Ｂは、Ｐ型分離拡散層５ａによって分離されている。ま
た、フォトダイオードＡのアノード拡散層５は、焦点誤
差検出のために分割されている。分割される数は検出す
る方式により異なる。
【０００８】この図６の構造では、フォトダイオードＡ
に広がる空乏層は、Ｎ型高比抵抗半導体基板１中に広が
るため、空乏層幅を広くすることができ、光感度，動作
速度を向上させることができる。
に広がる空乏層は、Ｎ型高比抵抗半導体基板１中に広が
るため、空乏層幅を広くすることができ、光感度，動作
速度を向上させることができる。
【０００９】図７の構造は、図６の構造に対して、Ｎ型
高比抵抗半導体基板１の代わりに、Ｎ型低比抵抗基板９
の上にＮ型高比抵抗エピタキシャル層１０を積層したも
のを使用している点が異なっている。この図７の構造を
取ることにより、フォトダイオードＡのＮ型低比抵抗基
板９中で発生した光キャリアはライフタイムが短く、光
電流にはほとんど寄与しないため、光キャリアの拡散に
よる電流成分が低減でき、動作速度はより高速化されて
いる。また、フォトダイオードＡの内部直列抵抗が図６
の構造に対して低減されており、フォトダイオードＡの
ＣＲ時定数の低減によっても、動作速度が高速化されて
いる。
高比抵抗半導体基板１の代わりに、Ｎ型低比抵抗基板９
の上にＮ型高比抵抗エピタキシャル層１０を積層したも
のを使用している点が異なっている。この図７の構造を
取ることにより、フォトダイオードＡのＮ型低比抵抗基
板９中で発生した光キャリアはライフタイムが短く、光
電流にはほとんど寄与しないため、光キャリアの拡散に
よる電流成分が低減でき、動作速度はより高速化されて
いる。また、フォトダイオードＡの内部直列抵抗が図６
の構造に対して低減されており、フォトダイオードＡの
ＣＲ時定数の低減によっても、動作速度が高速化されて
いる。
【００１０】
【発明が解決しようとする課題】光ピックアップ用とし
て使用する回路内蔵受光素子を、図６および図７のよう
な構造で実現するためには、以下のような問題点があ
る。
て使用する回路内蔵受光素子を、図６および図７のよう
な構造で実現するためには、以下のような問題点があ
る。
【００１１】光ピックアップ用に使用する場合には、フ
ォトダイオードＡのアノードを分割する必要がある。こ
れは焦点誤差を検出するためである。
ォトダイオードＡのアノードを分割する必要がある。こ
れは焦点誤差を検出するためである。
【００１２】図８は、フォトダイオードａ，ｂ，ｃおよ
びｄよりなる４分割フォトダイオードで焦点誤差を検出
するための方式の１つである非点収差法における光ビー
ムのスポット１１の様子を示す説明図である。（ａ）が
焦点が合っている場合、（ｂ）および（ｃ）はディスク
が近すぎる場合および遠すぎる場合に相当する。通常、
対角線位置のフォトダイオードの光信号の和を取り、そ
の和信号の差を見ることによって焦点誤差を検出してい
る。すなわち、 Ｓ＝｛（ａの光信号）＋（ｄの光信号）｝−｛（ｂの光
信号）＋（ｃの光信号）｝ を計算し、図８の例でいえば、Ｓ＝０であれば焦点が合
っており、Ｓ＞０ならディスクが近すぎる場合、Ｓ＜０
であればディスクが遠すぎる場合、と検出される。
びｄよりなる４分割フォトダイオードで焦点誤差を検出
するための方式の１つである非点収差法における光ビー
ムのスポット１１の様子を示す説明図である。（ａ）が
焦点が合っている場合、（ｂ）および（ｃ）はディスク
が近すぎる場合および遠すぎる場合に相当する。通常、
対角線位置のフォトダイオードの光信号の和を取り、そ
の和信号の差を見ることによって焦点誤差を検出してい
る。すなわち、 Ｓ＝｛（ａの光信号）＋（ｄの光信号）｝−｛（ｂの光
信号）＋（ｃの光信号）｝ を計算し、図８の例でいえば、Ｓ＝０であれば焦点が合
っており、Ｓ＞０ならディスクが近すぎる場合、Ｓ＜０
であればディスクが遠すぎる場合、と検出される。
【００１３】ここで、図８によれば、光ビームはフォト
ダイオードの分割部分に照射されている割合が大きいこ
とがわかる。
ダイオードの分割部分に照射されている割合が大きいこ
とがわかる。
【００１４】この分割部分の拡大断面図を図９に示す。
図中Ｘは、Ｐ型アノード拡散層５を形成するとき窓開け
によるパターン幅、Ｙはシリコン窒化膜による光反射防
止膜１３をＰ型アノード拡散層上に直付けするためのパ
ターン幅、ＺはＰ型アノード拡散層５，５間の実効距離
である。
図中Ｘは、Ｐ型アノード拡散層５を形成するとき窓開け
によるパターン幅、Ｙはシリコン窒化膜による光反射防
止膜１３をＰ型アノード拡散層上に直付けするためのパ
ターン幅、ＺはＰ型アノード拡散層５，５間の実効距離
である。
【００１５】このような分割フォトダイオードを有する
回路内蔵受光素子において、その信号受信感度を向上さ
せるためには、ＸおよびＹの幅（以下単に分割幅と称す
る）を小さくする必要がある。それを以下に説明する。
回路内蔵受光素子において、その信号受信感度を向上さ
せるためには、ＸおよびＹの幅（以下単に分割幅と称す
る）を小さくする必要がある。それを以下に説明する。
【００１６】図９に明らかなように、Ｐ型アノード拡散
層５上にはシリコン窒化膜による光反射防止膜１３を形
成している。しかし、分割部分にはＰＮ接合が存在し、
光反射防止膜１３を付けるとリーク電流が増大してしま
うため、ＳｉＯ2 膜１２を残している。このため分割部
分における光反射率が大きくなり、分割幅が大きくなる
ほど信号強度が低下してしまうことになる。
層５上にはシリコン窒化膜による光反射防止膜１３を形
成している。しかし、分割部分にはＰＮ接合が存在し、
光反射防止膜１３を付けるとリーク電流が増大してしま
うため、ＳｉＯ2 膜１２を残している。このため分割部
分における光反射率が大きくなり、分割幅が大きくなる
ほど信号強度が低下してしまうことになる。
【００１７】図６および図７の構造においては、Ｐ型ア
ノード拡散層５はエピタキシャル層４を貫通する必要が
ある。これはＰ型アノード拡散層５をＮ型高比抵抗半導
体基板１まで到達させることにより、空乏層がＮ型高比
抵抗半導体基板１中で広がるようにするためである。こ
のため、Ｐ型アノード拡散層５はかなり深く拡散する必
要があり、このとき横方向へもアノード拡散層が広がる
ので、Ｐ型アノード拡散層間の分割幅をあまり小さくす
ることができず、光受信感度を高くすることができない
という問題点があった。
ノード拡散層５はエピタキシャル層４を貫通する必要が
ある。これはＰ型アノード拡散層５をＮ型高比抵抗半導
体基板１まで到達させることにより、空乏層がＮ型高比
抵抗半導体基板１中で広がるようにするためである。こ
のため、Ｐ型アノード拡散層５はかなり深く拡散する必
要があり、このとき横方向へもアノード拡散層が広がる
ので、Ｐ型アノード拡散層間の分割幅をあまり小さくす
ることができず、光受信感度を高くすることができない
という問題点があった。
【００１８】また、分割幅が大きいと、隣接するフォト
ダイオード間での信号の混信（クロストーク）が大きく
なるという問題も発生する。本発明は、上記問題点を解
決するためになされたものであり、分割フォトダイオー
ドの分割幅を小さくすることができ、光受信感度の向上
および隣接するフォトダイオード間での信号のクロスト
ークの低減が可能な回路内蔵受光素子を提供することで
ある。
ダイオード間での信号の混信（クロストーク）が大きく
なるという問題も発生する。本発明は、上記問題点を解
決するためになされたものであり、分割フォトダイオー
ドの分割幅を小さくすることができ、光受信感度の向上
および隣接するフォトダイオード間での信号のクロスト
ークの低減が可能な回路内蔵受光素子を提供することで
ある。
【００１９】
【課題を解決するための手段】本発明の回路内蔵受光素
子は、第１の導電型の半導体基板の表面に形成された受
光素子と信号処理回路とよりなり、受光素子は、第１の
導電型の半導体基板の表面のエピタキシャル層を含む第
１の導電型の半導体層と、第１の導電型の半導体層を介
して分割され、第１の導電型の半導体層の表面から第１
の導電型の半導体基板に達する複数の第２の導電型の半
導体層とによって形成された分割フォトダイオードであ
り、それぞれの第２の導電型の半導体層は、第１の導電
型の半導体層に埋め込まれた半導体層と、第１の導電型
の半導体層の表面から拡散された半導体層とよりなる。
子は、第１の導電型の半導体基板の表面に形成された受
光素子と信号処理回路とよりなり、受光素子は、第１の
導電型の半導体基板の表面のエピタキシャル層を含む第
１の導電型の半導体層と、第１の導電型の半導体層を介
して分割され、第１の導電型の半導体層の表面から第１
の導電型の半導体基板に達する複数の第２の導電型の半
導体層とによって形成された分割フォトダイオードであ
り、それぞれの第２の導電型の半導体層は、第１の導電
型の半導体層に埋め込まれた半導体層と、第１の導電型
の半導体層の表面から拡散された半導体層とよりなる。
【００２０】
【作用】以上のような構成にすることにより、第１の導
電型の半導体層の表面から拡散された第２の導電型の半
導体層の横方向への広がりが小さくなり、フォトダイオ
ード分割幅を小さくすることが可能となるため、光受信
感度を高くすることができる。また隣接するフォトダイ
オード間のクロストークを低減することも可能となる。
電型の半導体層の表面から拡散された第２の導電型の半
導体層の横方向への広がりが小さくなり、フォトダイオ
ード分割幅を小さくすることが可能となるため、光受信
感度を高くすることができる。また隣接するフォトダイ
オード間のクロストークを低減することも可能となる。
【００２１】
【実施例】図１は図６の構造に本発明を適用した場合の
略断面図であり、図２は図７の構造に本発明を適用した
場合の略断面図である。図１において、フォトダイオー
ドＡのＰ型アノード拡散層をＮ型高比抵抗半導体基板１
に埋め込んだＰ型拡散層１４ｂと表面から拡散したＰ型
拡散層７ｂとで構成している。図２においては、Ｎ型高
比抵抗エピタキシャル層１０に埋め込んだＰ型拡散層１
４ｂと表面から拡散したＰ型拡散層７ｂとによってＰ型
アノード拡散層を形成している。
略断面図であり、図２は図７の構造に本発明を適用した
場合の略断面図である。図１において、フォトダイオー
ドＡのＰ型アノード拡散層をＮ型高比抵抗半導体基板１
に埋め込んだＰ型拡散層１４ｂと表面から拡散したＰ型
拡散層７ｂとで構成している。図２においては、Ｎ型高
比抵抗エピタキシャル層１０に埋め込んだＰ型拡散層１
４ｂと表面から拡散したＰ型拡散層７ｂとによってＰ型
アノード拡散層を形成している。
【００２２】なお、本実施例では、ＮＰＮトランジスタ
Ｂの素子間分離拡散を、フォトダイオードＡのアノード
拡散と同時に形成している。また、アノード拡散のうち
表面から拡散するＰ型アノード拡散層７ｂは、ＮＰＮト
ランジスタのＰ型ベース拡散層７と同時に形成してい
る。
Ｂの素子間分離拡散を、フォトダイオードＡのアノード
拡散と同時に形成している。また、アノード拡散のうち
表面から拡散するＰ型アノード拡散層７ｂは、ＮＰＮト
ランジスタのＰ型ベース拡散層７と同時に形成してい
る。
【００２３】以下に図１の実施例の製造工程を、図３〜
図５の各工程の略断面図について説明する。なお、図２
の実施例については、Ｎ型高比抵抗半導体基板１の代わ
りに、Ｎ型低比抵抗半導体基板９にＮ型高比抵抗エピタ
キシャル層１０を成長させたものを用いる以外は、図１
の実施例と全く同一であるので省略する。
図５の各工程の略断面図について説明する。なお、図２
の実施例については、Ｎ型高比抵抗半導体基板１の代わ
りに、Ｎ型低比抵抗半導体基板９にＮ型高比抵抗エピタ
キシャル層１０を成長させたものを用いる以外は、図１
の実施例と全く同一であるので省略する。
【００２４】まず、図３に示すように、Ｎ型高比抵抗半
導体基板１上の信号処理回路素子形成領域に、Ｐ型埋込
み拡散層２を形成する。Ｐ型埋込み拡散層２の表面上の
所定領域にＮ型埋込み拡散層３ａを形成する。これと同
時に、フォトダイオード形成予定領域のＮ型高比抵抗半
導体基板１上に、所定の間隔を隔ててＮ型埋込み拡散層
３を形成する。このＮ型埋込み拡散層３は、カソード電
極引出領域となる。
導体基板１上の信号処理回路素子形成領域に、Ｐ型埋込
み拡散層２を形成する。Ｐ型埋込み拡散層２の表面上の
所定領域にＮ型埋込み拡散層３ａを形成する。これと同
時に、フォトダイオード形成予定領域のＮ型高比抵抗半
導体基板１上に、所定の間隔を隔ててＮ型埋込み拡散層
３を形成する。このＮ型埋込み拡散層３は、カソード電
極引出領域となる。
【００２５】また、フォトダイオードのアノード形成領
域およびＮＰＮトランジスタの分離拡散形成領域には、
Ｐ型拡散層１４ｂ，１４ａをそれぞれ形成する。
域およびＮＰＮトランジスタの分離拡散形成領域には、
Ｐ型拡散層１４ｂ，１４ａをそれぞれ形成する。
【００２６】次に、図４に示すように、全面に数Ω・ｃ
ｍ程度のＮ型エピタキシャル層４を成長させる。この
際、Ｐ型埋込み拡散層２，１４ａおよび１４ｂならびに
Ｎ型埋込み拡散層３，３ａは、それぞれ上方に拡散す
る。
ｍ程度のＮ型エピタキシャル層４を成長させる。この
際、Ｐ型埋込み拡散層２，１４ａおよび１４ｂならびに
Ｎ型埋込み拡散層３，３ａは、それぞれ上方に拡散す
る。
【００２７】次に、図５に示すように、Ｎ型エピタキシ
ャル層４上の所定領域に、Ｎ型カソード補償拡散層６、
フォトダイオードを構成するＰ型アノード拡散層７ｂ、
およびＰ型分離拡散層７ａを拡散によって形成する。本
実施例においてはＮＰＮトランジスタのＰ型ベース拡散
層７を同時に形成する。これらのＰ型拡散層はそれぞれ
別に形成してもよい。
ャル層４上の所定領域に、Ｎ型カソード補償拡散層６、
フォトダイオードを構成するＰ型アノード拡散層７ｂ、
およびＰ型分離拡散層７ａを拡散によって形成する。本
実施例においてはＮＰＮトランジスタのＰ型ベース拡散
層７を同時に形成する。これらのＰ型拡散層はそれぞれ
別に形成してもよい。
【００２８】その後ＮＰＮトランジスタのＮ型エミッタ
拡散層８を形成することにより図１の構造を得る。な
お、表面はＳｉＯ2 膜で覆われ、受光素子部は光反射防
止膜が設けられ、必要な箇所に電極が形成される。
拡散層８を形成することにより図１の構造を得る。な
お、表面はＳｉＯ2 膜で覆われ、受光素子部は光反射防
止膜が設けられ、必要な箇所に電極が形成される。
【００２９】なお、本発明の適用は図６，図７のような
構造の回路内蔵受光素子に限定されるものではなく、フ
ォトダイオードの活性層が複数の同一導電型の半導体層
で形成されており、それと逆導電型のアノードまたはカ
ソード拡散層がそのうちの１層を貫通して形成されてい
るような構造に対しては適用可能である。
構造の回路内蔵受光素子に限定されるものではなく、フ
ォトダイオードの活性層が複数の同一導電型の半導体層
で形成されており、それと逆導電型のアノードまたはカ
ソード拡散層がそのうちの１層を貫通して形成されてい
るような構造に対しては適用可能である。
【００３０】
【発明の効果】本発明によれば、第１の導電型の半導体
層の表面から拡散された第２の導電型の半導体層の横方
向拡散は従来の構造の約１／２に低減できるため、分割
フォトダイオードの分割幅を小さくすることができ、光
受信感度を高くすることができる。また、隣接するフォ
トダイオード間のクロストークも低減される。さらに回
路内蔵受光素子の面積を小さくすることができる。
層の表面から拡散された第２の導電型の半導体層の横方
向拡散は従来の構造の約１／２に低減できるため、分割
フォトダイオードの分割幅を小さくすることができ、光
受信感度を高くすることができる。また、隣接するフォ
トダイオード間のクロストークも低減される。さらに回
路内蔵受光素子の面積を小さくすることができる。
【図１】本発明の一実施例の略断面図である。
【図２】本発明の他の実施例の略断面図である。
【図３】図１の構造を得るための１工程の略断面図であ
る。
る。
【図４】図１の構造を得るための１工程の略断面図であ
る。
る。
【図５】図１の構造を得るための１工程の略断面図であ
る。
る。
【図６】従来の一例の略断面図である。
【図７】従来の他の一例の略断面図である。
【図８】（ａ）〜（ｃ）は、それぞれ非点収差法におけ
る光ビームのスポットの状態を示す説明図である。
る光ビームのスポットの状態を示す説明図である。
【図９】フォトダイオードの分割部分の拡大断面図であ
る。
る。
１ Ｎ型高比抵抗半導体基板 ２ Ｐ型埋込み拡散層 ３ Ｎ型埋込み拡散層 ４ Ｎ型エピタキシャル層 ５ Ｐ型アノード拡散層 ６ Ｎ型カソード補償拡散層 ７ Ｐ型ベース拡散層 ８ Ｎ型エミッタ拡散層 ９ Ｎ型低比抵抗基板 １０ Ｎ型高比抵抗エピタキシャル層 １２ ＳｉＯ2 膜 １３ 光反射防止膜 １４ａ，１４ｂ Ｐ型埋込み拡散層
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平３−23668（ＪＰ，Ａ) 特開 平２−132857（ＪＰ，Ａ) 特開 平２−146168（ＪＰ，Ａ) 特開 平１−248572（ＪＰ，Ａ) 特開 昭56−61160（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 31/10 H01L 27/14
Claims (1)
- 【請求項１】 第１の導電型の半導体基板の表面に形成
された受光素子と信号処理回路とよりなり、前記 受光素子は、前記第１の導電型の半導体基板の表面
のエピタキシャル層を含む第１の導電型の半導体層と、前記第１の導電型の半導体層を介して分割され、前記第
１の導電型の半導体層 の表面から前記第１の導電型の半
導体基板に達する複数の第２の導電型の半導体層とによ
って形成された分割フォトダイオードであり、 それぞれの前記第２の導電型の半導体層は、前記第１の
導電型の半導体層に埋め込まれた半導体層と、前記第１
の導電型の半導体層の表面から拡散された半導体層とよ
りなることを特徴とする回路内蔵受光素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5061873A JP2957834B2 (ja) | 1993-03-22 | 1993-03-22 | 回路内蔵受光素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5061873A JP2957834B2 (ja) | 1993-03-22 | 1993-03-22 | 回路内蔵受光素子 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06275861A JPH06275861A (ja) | 1994-09-30 |
| JP2957834B2 true JP2957834B2 (ja) | 1999-10-06 |
Family
ID=13183689
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5061873A Expired - Fee Related JP2957834B2 (ja) | 1993-03-22 | 1993-03-22 | 回路内蔵受光素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2957834B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007317767A (ja) * | 2006-05-24 | 2007-12-06 | Matsushita Electric Ind Co Ltd | 光半導体装置およびその製造方法 |
-
1993
- 1993-03-22 JP JP5061873A patent/JP2957834B2/ja not_active Expired - Fee Related
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