CN117393502B - 一种半导体结构及其制造方法 - Google Patents
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Abstract
本发明提供了一种半导体结构及其制造方法，其中半导体结构包括：衬底；第一阻挡层，设置在衬底中，且第一阻挡层将衬底划分为逻辑区和像素区；深沟槽隔离结构，设置在像素区，深沟槽隔离结构连接于第一阻挡层；介质层，设置在像素区上，介质层覆盖衬底的表面；隔离结构，设置在介质层中，隔离结构设置在深沟槽隔离结构上，且隔离结构在介质层中划分出多个透光通道；以及组合掺杂区，设置在像素区中，组合掺杂区设置在透光通道的覆盖区域。本发明提供了一种半导体结构及其制造方法，能够形成稳定可靠的像素结构，降低暗电流，并提升半导体制程良率。
Description
技术领域
本发明涉及半导体制造技术领域，特别涉及一种半导体结构及其制造方法。
背景技术
在半导体制造技术中，半导体集成电路的信号通路形成交互网络。当其中一个信号通路出现问题，其他的信号通路会立刻出现信号增强。在图像传感器中，相邻的像素信号通路之间会相互影响，过近的像素信号通路会导致成像出现数字噪点。在形成像素结构的绝缘层时，辉光放电损伤会影响绝缘层和信号通路结构的成型，导致这种集成电路交互网络的信号通路效应（cross talk）不能达到理想效果，并且半导体器件的制造良率降低。
发明内容
本发明的目的在于提供一种半导体结构及其制造方法，能够形成稳定可靠的像素结构，降低暗电流，并提升半导体制程良率。
为解决上述技术问题，本发明是通过以下技术方案实现的：
本发明提供了一种半导体结构，包括：
衬底；
第一阻挡层，设置在所述衬底中，且所述第一阻挡层将所述衬底划分为逻辑区和像素区；
深沟槽隔离结构，设置在所述像素区，所述深沟槽隔离结构连接于所述第一阻挡层；
介质层，设置在所述像素区上，所述介质层覆盖所述衬底的表面；
隔离结构，设置在所述介质层中，所述隔离结构设置在所述深沟槽隔离结构上，且所述隔离结构在所述介质层中划分出多个透光通道；以及
组合掺杂区，设置在所述像素区中，所述组合掺杂区设置在所述透光通道的覆盖区域。
在本发明一实施例中，所述半导体结构包括蚀刻停止层，所述蚀刻停止层设置在所述衬底和所述介质层之间，且所述蚀刻停止层覆盖所述组合掺杂区。
在本发明一实施例中，所述组合掺杂区包括多个掺杂区，多个所述掺杂区沿着垂直于所述衬底表面的方向依次连接，且多个所述掺杂区的厚度相等。
在本发明一实施例中，所述半导体结构包括第二阻挡层，所述第二阻挡层设置在所述隔离结构与所述介质层之间，且所述第二阻挡层包裹所述隔离结构的侧壁和底壁。
本发明提供了一种半导体结构的制造方法，包括以下步骤：
提供一衬底，对所述衬底注入氧离子，形成第一阻挡层，其中所述第一阻挡层将所述衬底划分为逻辑区和像素区；
形成深沟槽隔离结构于所述像素区中，且所述深沟槽隔离结构连接于所述第一阻挡层；
形成介质层于所述像素区上，所述介质层覆盖所述衬底的表面；
形成组合掺杂区于所述像素区中；以及
形成隔离结构于所述介质层中，所述隔离结构设置在所述深沟槽隔离结构上，且所述隔离结构在所述介质层中划分出多个透光通道，其中所述透光通道覆盖所述组合掺杂区。
在本发明一实施例中，形成所述组合掺杂区的步骤包括：形成多个掺杂区于所述介质层中，并通过退火处理所述介质层，将位于所述衬底上的所述掺杂区转移至所述像素区中，形成所述组合掺杂区。
在本发明一实施例中，在形成所述介质层前，形成蚀刻停止层于所述衬底上和所述深沟槽隔离结构上。
在本发明一实施例中，形成所述隔离结构后，移除所述介质层和部分所述蚀刻停止层。
在本发明一实施例中，形成所述隔离结构的步骤包括：在形成所述组合掺杂区后，移除位于所述深沟槽隔离结构上的所述介质层，形成隔离沟槽。
在本发明一实施例中，在形成所述透光隔离结构后，形成第二阻挡层于所述隔离沟槽的槽壁上，并填充所述隔离沟槽，形成所述透光隔离结构。
如上所述，本发明提供了一种半导体结构及其制造方法，本发明意想不到的技术效果在于：避免通过离子注入在像素区内形成光电二极管结构，从而降低了辉光放电损伤对像素区造成的损伤，提升了光电二极管的电学性能，并提升了半导体制程良率。并且，根据本发明提供的半导体结构，能够明确将像素区和逻辑区分离，避免像素区的制程影响到逻辑区的结构，并且根据本发明提供的半导体结构的制造方法，在形成组合掺杂区的同时，也明确了形成隔离结构的位置，制程效率更高。并且根据本发明提供的半导体结构，能够明确地区分开不同的光电反应区域，避免产生信号串扰，并且本发明的制程对衬底的损伤低，根据本发明提供的半导体结构形成的图像传感器，具有更低的暗电流。
当然，实施本发明的任一产品并不一定需要同时达到以上所述的所有优点。
附图说明
为了更清楚地说明本发明实施例的技术方案，下面将对实施例描述所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本发明一实施例中逻辑基板的结构示意图。
图2为本发明一实施例中第一阻挡层的结构示意图。
图3为本发明一实施例中深沟槽的结构示意图。
图4为本发明一实施例中沉积形成介电层和深沟槽隔离结构的结构示意图。
图5为本发明一实施例中深沟槽隔离结构的结构示意图。
图6为本发明一实施例中蚀刻停止层和介质层的结构示意图。
图7为本发明一实施例中第一掺杂区、第二掺杂区和第三掺杂区的结构示意图。
图8为本发明一实施例中退火处理介质层的结构示意图。
图9为本发明一实施例中隔离沟槽的结构示意图。
图10为本发明一实施例中隔离结构的结构示意图。
图11为本发明一实施例中透光沟槽的结构示意图。
图12为本发明一实施例中滤光片的结构示意图。
图中：10、逻辑基板；100、衬底；100a、逻辑区；100b、像素区；101、浅沟槽隔离结构；102、器件层；103、金属互连层；104、第一阻挡层；105、深沟槽；106、介电层；107、深沟槽隔离结构；108、蚀刻停止层；109、介质层；110、第一掺杂区；1101、一类掺杂区；111、第二掺杂区；1111、二类掺杂区；112、第三掺杂区；1121、三类掺杂区；113、隔离沟槽；114、第二阻挡层；115、透光隔离结构；116、透光沟槽；117、滤光片；200、光阻图案。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其它实施例，都属于本发明保护的范围。
本发明提供的图像传感器可以是CMOS图像传感器。其中，CMOS图像传感器包括像素单元阵列、行驱动器、列驱动器、时序控制逻辑、AD转换器、数据总线输出接口，以及控制接口，且上述功能元件被集成在同一块硅片上。其中，CMOS图像传感器包括逻辑单元和像素单元，像素单元对光信号敏感，可以获取光信号，并将光信号转换为可被逻辑单元识别的电信号。逻辑单元可以识别并处理电信号，实现CMOS图像传感器的多种功能。在CMOS图像传感器的像素单元中，每个像素节点对应着像素结构的信号通路节点，而像素单元阵列则形成像素通路。在本实施例中，图像传感器包括多个像素通路。
请参阅图1所示，本发明提供了一种半导体结构的制造方法，首先提供一逻辑基板10。其中，逻辑基板10包括衬底100、浅沟槽隔离结构101、器件层102和金属互连层103。其中，衬底100例如为形成半导体结构的硅基材。衬底100可以包括基材以及设置在基材上方的硅层。在本实施例中，基材例如为硅（Si）、碳化硅（SiC）、蓝宝石（Al2O3）、砷化镓（GaAs）、铝酸锂（LiAlO2）等半导体基板材料，硅层形成于基材上方。在本实施例中，可以在硅层中植入磷离子或砷离子，形成掺杂区，以形成半导体结构的源极或漏极区域。本发明并不限制衬底100的材料以及厚度。浅沟槽隔离结构101设置在衬底100中，其中浅沟槽隔离结构101通过浅沟槽隔离工艺（Shallow Trench Isolation，STI）形成在衬底100中。其中浅沟槽隔离结构101将衬底100划分为多个有源区。其中源漏极形成在有源区中。
请参阅图1所示，在本发明一实施例中，器件层102可以是场效应管、金属-氧化物半导体场效应晶体管（Metal-Oxide-Semiconductor Field-Effect Transistor，MOSFET）、互补金属氧化物半导体（Complementary Metal Oxide Semiconductor，CMOS）、绝缘栅双极型晶体管（Insulated Gate Bipolar Transistor，IGBT）、高速恢复二极管（Fast RecoveryDiode，FRD）、高速高效整流二极管（Figh Efficiency Diode，HED）、定压二极管、高频二极管、发光二极管（Light-Emitting Diode，LED）、栅极光闭晶闸管（Gate Turn offThyristor，GTO）、光触发晶闸管（Light Triggered Thyristor，LTT）、晶闸管（Thyristor）、电荷耦合器（Charge Coupled Device，CCD图像传感器）、数字信号处理器件（DigitalSignal processor，DSP）、光继电器（Photo Relay）或微处理器（Micro Processor）等半导体器件中的一种或几种。在器件层102上形成金属互连层103。其中金属互连层103通过多层金属布线将器件层102中的不同的半导体器件电性连接，从而形成逻辑单元的集成电路结构。
请参阅图1和图2所示，在本发明一实施例中，从衬底100的背侧对衬底100注入氧离子，形成第一阻挡层104。其中，衬底100的背侧为与金属互连层103相对的一侧。在本实施例中，逻辑单元和像素单元形成在同一衬底100上，因此提供的逻辑基板10中，衬底100的厚度大于等于例如3μm。在本实施例中，氧离子的注入深度为例如1.8μm~2.2μm。具体的，氧离子的注入深度为例如2μm。其中，注入的氧离子与衬底100的硅基材反应，形成以二氧化硅为主材料的第一阻挡层104。在本实施例中，第一阻挡层104延伸至浅沟槽隔离结构101，且第一阻挡层104连接于浅沟槽隔离结构101。其中第一阻挡层104为例如100埃~150埃。在本实施例中，第一阻挡层104将衬底100划分为逻辑区100a和像素区100b。其中浅沟槽隔离结构101设置在逻辑区100a。
请参阅图2和图3所示，在本发明一实施例中，蚀刻衬底100，形成深沟槽105，其中深沟槽105与第一阻挡层104连接。在本实施例中，在衬底100上旋涂光刻胶，形成光阻层，并通过曝光蚀刻等方式图案化光阻层，形成光阻图案200。以光阻图案200为掩膜，以第一阻挡层104为蚀刻的停止层，蚀刻衬底100，形成多个深沟槽105。其中，沿衬底100的宽度方向，深沟槽105在浅沟槽隔离结构101上的正投影覆盖浅沟槽隔离结构101。形成深沟槽105后，洗去光阻图案200。在本实施例中，深沟槽105形成于像素区100b。
请参阅图3至图5所示，在本发明一实施例中，在深沟槽105的槽壁上形成介电层106，并填充深沟槽105，形成深沟槽隔离结构107。在本实施例中，通过化学气相沉积（Chemical Vapor Deposition，CVD）或等离子体增强化学气相沉积（Plasma EnhancedChemical Vapor Deposition，PECVD）等方式在深沟槽105的槽壁上沉积氧化物或高介电材料，形成介电层106。其中介电层106为薄膜结构，且介电层106贴覆在深沟槽105的槽壁上。在形成介电层106时，衬底100的表面也会沉积氧化材料。在形成介电层106后，填充深沟槽105，形成深沟槽隔离结构107。在本实施例中，介电层106为高介电常数材料，例如。深沟槽隔离结构107为金属材料。介电层106能够避免金属离子移动至衬底100中。在本实施例中，通过溅镀或电镀等方式在深沟槽105中积累金属材料，直到填满深沟槽105，从而形成深沟槽隔离结构107。其中填充深沟槽105的金属材料可以是金属铝。在形成深沟槽隔离结构107时，为保证金属材料能够填满深沟槽105，可以溢出部分金属材料，从而在介电层106的表面也形成金属材料的覆盖层。接着可以通过化学机械抛光（Chemical MechanicalPolishing，CMP）去除介电材料和金属材料的覆盖层，使深沟槽隔离结构107和介电层106的表面齐平。
请参阅图5和图6所示，在本发明一实施例中，在形成深沟槽隔离结构107后，在衬底100上形成蚀刻停止层108，在蚀刻停止层108上形成介质层109。在本实施例中，可以通过化学气相沉积形成蚀刻停止层108和介质层109。其中蚀刻停止层108可以是氧化硅。在本实施例中，介质层109的厚度与像素区100b的厚度相等。在本发明的其他实施例中，介质层109的厚度小于像素区100b的厚度。
请参阅图6和图7所示，在本发明一实施例中，形成介质层109后，对介质层109依次注入第一离子、第二离子和第三离子，其中第一离子为磷离子，第二离子为砷离子，第三离子为碲离子。其中，第一离子的注入深度大于第二离子的注入深度，第二离子的注入深度大于第三离子的注入深度。并且第一离子、第二离子和第三例子的扩散距离相等。具体的，第一离子被注入介质层109中，且注射第一离子后，在介质层109内形成第一掺杂区110。其中第一掺杂区110以蚀刻停止层108作为边缘，即第一掺杂区110连接于蚀刻停止层108。形成第一掺杂区110后，第二离子被注入介质层109，形成第二掺杂区111。其中第二掺杂区111连接于第一掺杂区110。形成第二掺杂区111后，第三离子被注入介质层109中，形成第三掺杂区112。其中，第三掺杂区112连接于第二掺杂区111。在本实施例中，第二掺杂区111设置在第一掺杂区110和第三掺杂区112之间，且第二掺杂区111的底部连接于第一掺杂区110，第二掺杂区111的顶部连接于第三掺杂区112。在本实施例中，第一掺杂区110、第二掺杂区111和第三掺杂区112的厚度之和与介质层109的厚度相等。
请参阅图1、图7和图8所示，在本发明一实施例中，退火处理介质层109，在衬底100中形成一类掺杂区1101、二类掺杂区1111和三类掺杂区1121。在本实施例中，对介质层109进行高温退火，且退火温度具体为例如700℃~750℃。在高温退火的条件下，第一掺杂区110中的第一离子会穿过蚀刻停止层108进入像素区100b，从而形成一类掺杂区1101。第二掺杂区111中的第二离子会穿过蚀刻停止层108进入像素区100b，从而形成二类掺杂区1111。第三掺杂区112中的第三离子会穿过蚀刻停止层108进入像素区100b，从而形成三类掺杂区1121。在本实施例中，第一离子、第二离子和第三离子随退火产生的移动距离相等。具体的，二类掺杂区1111设置在一类掺杂区1101和三类掺杂区1121之间，二类掺杂区1111的底面连接于一类掺杂区1101，二类掺杂区1111的顶面连接于三类掺杂区1121。其中，一类掺杂区1101、二类掺杂区1111和三类掺杂区1121的厚度之和与第一掺杂区110、第二掺杂区111和第三掺杂区112的厚度之和相等。在本实施例中，一类掺杂区1101、二类掺杂区1111和三类掺杂区1121的厚度相等。其中一类掺杂区1101、二类掺杂区1111和三类掺杂区1121在像素区100b中的组合掺杂结构，形成光电反应区，从而形成多PN结的固态扩散式光电二极管。
请参阅图1、图7和图8所示，在本发明一实施例中，形成一类掺杂区1101、二类掺杂区1111和三类掺杂区1121时，位于深沟槽隔离结构107上的掺杂区例子不能扩散进入深沟槽隔离结构107中，因此退火处理后，在介质层109中，位于深沟槽隔离结构107上的第一掺杂区110、第二掺杂区111和第三掺杂区112保留，位于衬底100上的一类掺杂区1101、二类掺杂区1111和三类掺杂区1121迁移至逻辑区100a中，形成一类掺杂区1101、二类掺杂区1111和三类掺杂区1121。
请参阅图8和图9所示，在本发明一实施例中，形成一类掺杂区1101、二类掺杂区1111和三类掺杂区1121后，蚀刻去除深沟槽隔离结构107上的介质层109，形成隔离沟槽113。在本实施例中，通过八氟环丁烷（C4F8）蚀刻去除第一掺杂区110、第二掺杂区111和第三掺杂区112所在的介质层109，从而去除第一掺杂区110、第二掺杂区111和第三掺杂区112。
请参阅图9和图10所示，在本发明一实施例中，在隔离沟槽113中和介质层109上形成第二阻挡层114，填充隔离沟槽113，形成透光隔离结构115。在本实施例中，通过化学气相沉积在隔离沟槽113的槽壁上和介质层109的表面沉积氧化物质，例如沉积掺钛的氧化铝，形成第二阻挡层114。接着通过物理气相沉积在隔离沟槽113中沉积金属材料，例如沉积金属铝，形成透光隔离结构115。在本实施例中，透光隔离结构115在介质层109中隔离出多个透光通道。每个透光通道对应着不同的组合掺杂区。本发明提供的半导体结构应用于形成图像传感器，入射光从透光通道到达组合掺杂区。光电反应区将光能转换为电能，形成光生电流。对于不同类型的图像传感器，例如对应全局曝光式的图像传感器，光生电流所产生的电荷可以被存储到存储电容结构中。又例如对于卷帘曝光式的图像传感器，光生电流所产生的电荷可以及时输出。
请参阅图1、图10至图12所示，在本发明一实施例中，去除介质层109和衬底100上的蚀刻停止层108，形成透光沟槽116。在本实施例中，通过干法蚀刻去除介质层109。具体的，可以通过八氟环丁烷（C4F8）去除剩余的介质层109。其中蚀刻去除介质层109的步骤以蚀刻停止层108作为停止层，以防止去除介质层109时发生过度蚀刻，损伤到衬底100的表面。因此在去除介质层109的步骤中，蚀刻停止层108会被部分蚀刻或是全部移除。当蚀刻完蚀刻停止层108后，三类掺杂区1121的表面裸露或是表面仅覆盖减薄后的蚀刻停止层108。在本实施例中，蚀刻停止层108为氧化硅，不会影响到入射光线的投入。在本实施例中，透光沟槽116设置在相邻的透光隔离结构115之间。接着在透光沟槽116内沉积形成滤光片117。其中滤光片117为彩色滤光片（Color Filter，CF）。其中滤光片117用于过滤不同波长的入射光。相邻的滤光片117可用于过滤不同波长的入射光，从而避免相邻的光电反应区发生信号串扰。
本发明提供了一种半导体结构及其制造方法，其中半导体结构包括衬底、第一阻挡层、深沟槽隔离结构、介质层、隔离结构和组合掺杂区。其中第一阻挡层设置在衬底中，且第一阻挡层将衬底划分为逻辑区和像素区。深沟槽隔离结构设置在像素区，且深沟槽隔离结构连接于第一阻挡层。介质层设置在像素区上，且介质层覆盖衬底的表面。隔离结构设置在介质层中。其中隔离结构设置在深沟槽隔离结构上，且隔离结构在介质层中划分出多个透光通道。组合掺杂区设置在像素区中，且组合掺杂区设置在透光通道的覆盖区域。根据本发明提供的半导体结构的制造方法，通过形成组合掺杂区，形成多PN结的光电二极管结构。其中组合掺杂区上方具有完整的介质层，且组合掺杂区上设置有蚀刻停止层，能够很好地保护好衬底表面。并且根据本发明提供的半导体结构的制造方法，介质层形成在组合掺杂区前，因此，组合掺杂区可以通过退火中离子的自然迁移形成，而不是离子注入这种强行注入方式，并且介质层和蚀刻停止层都能起到保护衬底的作用。在形成组合掺杂区后，隔离结构能够将不同的组合掺区安全分离，而隔离结构和组合掺杂区的边缘是对应的，从而在形成组合掺杂区的同时，就确定了最佳的隔离结构及第二阻挡层的位置，实现了自对准。在最大程度隔离不同透光通道的同时，确保透光通道能最大程度地保有光通量。
根据本发明提供的半导体结构及其制造方法，本发明意想不到的技术效果在于，避免通过离子注入在像素区内形成光电二极管结构，从而降低了辉光放电损伤对像素区造成的损伤，提升了光电二极管的电学性能，并提升了半导体制程良率。并且，根据本发明提供的半导体结构，能够明确将像素区和逻辑区分离，避免像素区的制程影响到逻辑区的结构，并且根据本发明提供的半导体结构的制造方法，在形成组合掺杂区的同时，也明确了形成隔离结构的位置，制程效率更高。并且根据本发明提供的半导体结构，能够明确地区分开不同的光电反应区域，避免产生信号串扰，并且本发明的制程对衬底的损伤低，根据本发明提供的半导体结构形成的图像传感器，具有更低的暗电流。
以上公开的本发明实施例只是用于帮助阐述本发明。实施例并没有详尽叙述所有的细节，也不限制该发明仅为所述的具体实施方式。显然，根据本说明书的内容，可作很多的修改和变化。本说明书选取并具体描述这些实施例，是为了更好地解释本发明的原理和实际应用，从而使所属技术领域技术人员能很好地理解和利用本发明。本发明仅受权利要求书及其全部范围和等效物的限制。
Claims (9)
1.一种半导体结构的制造方法，其特征在于，包括以下步骤：
提供一衬底，对所述衬底注入氧离子，形成第一阻挡层，其中所述第一阻挡层将所述衬底划分为逻辑区和像素区；
形成深沟槽隔离结构于所述像素区中，且所述深沟槽隔离结构连接于所述第一阻挡层；
形成介质层于所述像素区上，所述介质层覆盖所述衬底的表面；
形成组合掺杂区于所述像素区中；以及
形成透光隔离结构于所述介质层中，所述透光隔离结构设置在所述深沟槽隔离结构上，且所述透光隔离结构在所述介质层中划分出多个透光通道，其中所述透光通道覆盖所述组合掺杂区；
其中，形成所述组合掺杂区的步骤包括：形成多个掺杂区于所述介质层中，并通过退火处理所述介质层，将位于所述衬底上的所述掺杂区转移至所述像素区中，形成所述组合掺杂区。
2.根据权利要求1所述的一种半导体结构的制造方法，其特征在于，在形成所述介质层前，形成蚀刻停止层于所述衬底上和所述深沟槽隔离结构上。
3.根据权利要求2所述的一种半导体结构的制造方法，其特征在于，形成所述透光隔离结构后，移除所述介质层和部分所述蚀刻停止层。
4.根据权利要求1所述的一种半导体结构的制造方法，其特征在于，形成所述透光隔离结构的步骤包括：在形成所述组合掺杂区后，移除位于所述深沟槽隔离结构上的所述介质层，形成隔离沟槽。
5.根据权利要求4所述的一种半导体结构的制造方法，其特征在于，在形成所述透光隔离结构后，形成第二阻挡层于所述隔离沟槽的槽壁上，并填充所述隔离沟槽，形成所述透光隔离结构。
6.一种半导体结构，基于如权利要求1所述的一种半导体结构的制造方法，其特征在于，包括：
衬底；
第一阻挡层，设置在所述衬底中，且所述第一阻挡层将所述衬底划分为逻辑区和像素区；
深沟槽隔离结构，设置在所述像素区，所述深沟槽隔离结构连接于所述第一阻挡层；
介质层，设置在所述像素区上，所述介质层覆盖所述衬底的表面；
透光隔离结构，设置在所述介质层中，所述透光隔离结构设置在所述深沟槽隔离结构上，且所述透光隔离结构在所述介质层中划分出多个透光通道；以及
组合掺杂区，设置在所述像素区中，所述组合掺杂区设置在所述透光通道的覆盖区域。
7.根据权利要求6所述的一种半导体结构，其特征在于，所述半导体结构包括蚀刻停止层，所述蚀刻停止层设置在所述衬底和所述介质层之间，且所述蚀刻停止层覆盖所述组合掺杂区。
8.根据权利要求6所述的一种半导体结构，其特征在于，所述组合掺杂区包括多个掺杂区，多个所述掺杂区沿着垂直于所述衬底表面的方向依次连接，且多个所述掺杂区的厚度相等。
9.根据权利要求6所述的一种半导体结构，其特征在于，所述半导体结构包括第二阻挡层，所述第二阻挡层设置在所述透光隔离结构与所述介质层之间，且所述第二阻挡层包裹所述透光隔离结构的侧壁和底壁。
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Citations (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN110085573A (zh) * | 2019-05-06 | 2019-08-02 | 德淮半导体有限公司 | 静电防护结构、图像传感器结构及制备方法 |
| CN110085613A (zh) * | 2019-04-30 | 2019-08-02 | 德淮半导体有限公司 | 图像传感器及其形成方法 |
| CN114388537A (zh) * | 2020-10-21 | 2022-04-22 | 中芯国际集成电路制造(北京)有限公司 | 图像传感器及其形成方法 |
| DE102021119400A1 (de) * | 2021-04-27 | 2022-10-27 | Taiwan Semiconductor Manufacturing Co., Ltd. | Rückseitenstruktur für bildsensor |
| CN115588677A (zh) * | 2022-10-18 | 2023-01-10 | 合肥海图微电子有限公司 | 一种图像传感器及其制造方法 |
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| CN116646366A (zh) * | 2023-07-17 | 2023-08-25 | 合肥晶合集成电路股份有限公司 | 一种图像传感器及其制作方法 |
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Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8674469B2 (en) * | 2009-04-23 | 2014-03-18 | Taiwan Semiconductor Manufacturing Company, Ltd. | Isolation structure for backside illuminated image sensor |
| US9559134B2 (en) * | 2014-12-09 | 2017-01-31 | Taiwan Semiconductor Manufacturing Co., Ltd. | Deep trench spacing isolation for complementary metal-oxide-semiconductor (CMOS) image sensors |
| US9613916B2 (en) * | 2015-03-12 | 2017-04-04 | Taiwan Semiconductor Manufacturing Co., Ltd. | Protection ring for image sensors |
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-
2023
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Patent Citations (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN110085613A (zh) * | 2019-04-30 | 2019-08-02 | 德淮半导体有限公司 | 图像传感器及其形成方法 |
| CN110085573A (zh) * | 2019-05-06 | 2019-08-02 | 德淮半导体有限公司 | 静电防护结构、图像传感器结构及制备方法 |
| CN114388537A (zh) * | 2020-10-21 | 2022-04-22 | 中芯国际集成电路制造(北京)有限公司 | 图像传感器及其形成方法 |
| DE102021119400A1 (de) * | 2021-04-27 | 2022-10-27 | Taiwan Semiconductor Manufacturing Co., Ltd. | Rückseitenstruktur für bildsensor |
| CN115588677A (zh) * | 2022-10-18 | 2023-01-10 | 合肥海图微电子有限公司 | 一种图像传感器及其制造方法 |
| CN115881750A (zh) * | 2023-02-02 | 2023-03-31 | 合肥晶合集成电路股份有限公司 | 图像传感器及其制作方法 |
| CN116646366A (zh) * | 2023-07-17 | 2023-08-25 | 合肥晶合集成电路股份有限公司 | 一种图像传感器及其制作方法 |
| CN117153786A (zh) * | 2023-10-31 | 2023-12-01 | 合肥晶合集成电路股份有限公司 | 一种半导体结构及其制造方法 |
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