CN117153786A - 一种半导体结构及其制造方法 - Google Patents
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Abstract
本发明公开了一种半导体结构及其制造方法，所述半导体结构至少包括：衬底，衬底包括逻辑区和像素区；堆叠掩膜层，设置在衬底上，堆叠掩膜层覆盖逻辑区和像素区；台阶结构，设置在堆叠掩膜层上，且台阶结构位于逻辑区和像素区的分界处；第一类型沟槽，穿过堆叠掩膜层并延伸至衬底中，其中第一类型沟槽位于像素区；第二类型沟槽，穿过堆叠掩膜层并延伸至衬底中，其中第二类型沟槽位于逻辑区，且第二类型沟槽的深度大于第一类型沟槽的深度；以及光阻层，填充在第一类型沟槽中，且光阻层覆盖像素区。本发明提供了一种半导体结构及其制造方法，以提升在半导体上形成逻辑区和像素区的制造良率。
Description
技术领域
本发明涉及半导体制造领域，特别涉及一种半导体结构及其制造方法。
背景技术
图像传感器能够利用光电器件的光电转换功能将感光面上的光像转换为与光像成相应比例关系的电信号；图像传感器包括逻辑区域和像素区域，像素区域可以将接收到的光信号转换为相应比例的电信号，而逻辑区域可以处理电信号，形成图像数据。
然而，在形成逻辑区域和像素区域时，往往会出现掩膜残留、部分沟槽过度蚀刻等问题。因此，形成逻辑区域和像素区域的良率难以提升。
发明内容
本发明的目的在于提供一种半导体结构及其制造方法，提升在半导体上形成逻辑区和像素区的制造良率。
为解决上述技术问题，本发明是通过以下技术方案实现的：
本发明提供了一种半导体结构，至少包括：
衬底，所述衬底包括逻辑区和像素区；
堆叠掩膜层，设置在所述衬底上，所述堆叠掩膜层覆盖所述逻辑区和所述像素区；
台阶结构，设置在所述堆叠掩膜层上，且所述台阶结构位于所述逻辑区和所述像素区的分界处；
第一类型沟槽，穿过所述堆叠掩膜层并延伸至所述衬底中，其中所述第一类型沟槽位于所述像素区；
第二类型沟槽，穿过所述堆叠掩膜层并延伸至所述衬底中，其中所述第二类型沟槽位于所述逻辑区，且所述第二类型沟槽的深度大于所述第一类型沟槽的深度；以及
光阻层，填充在所述第一类型沟槽中，且所述光阻层覆盖所述像素区。
在本发明一实施例中，所述台阶结构包括第一台阶面和第二台阶面，所述第一台阶面位于所述逻辑区，所述第二台阶面位于所述像素区，所述第一台阶面和所述第二台阶面间具有高度差。
在本发明一实施例中，所述光阻层覆盖在所述第二台阶面上。
在本发明一实施例中，所述堆叠掩膜层包括第一硬掩膜层，所述第一硬掩膜层覆盖在所述逻辑区和所述像素区。
在本发明一实施例中，所述堆叠掩膜层包括保护氧化层，所述保护氧化层覆盖在所述第一硬掩膜层上。
在本发明一实施例中，所述堆叠掩膜层包括第二硬掩膜层，所述第二硬掩膜层覆盖在所述保护氧化层上，所述台阶结构设置在所述第二硬掩膜层上。
在本发明一实施例中，在蚀刻去除所述第二硬掩膜层和所述保护氧化层后，所述第一硬掩膜层在所述逻辑区和所述像素区的表面高度相等。
本发明提供了一种半导体结构的制造方法，包括以下步骤：
提供一衬底，在所述衬底上划分出逻辑区和像素区；
形成堆叠掩膜层于所述衬底上，所述堆叠掩膜层覆盖所述逻辑区和所述像素区；
形成台阶结构于所述堆叠掩膜层上，所述台阶结构位于所述逻辑区和所述像素区的分界处；
蚀刻所述逻辑区和所述像素区中的所述堆叠掩膜层和所述衬底，形成多个第一类型沟槽；
填充位于所述像素区的所述第一类型沟槽，形成光阻层，所述光阻层覆盖所述像素区；以及
蚀刻位于所述逻辑区的所述第一类型沟槽，形成第二类型沟槽，所述第二类型沟槽的深度大于所述第一类型沟槽的深度。
在本发明一实施例中，形成所述堆叠掩膜层的步骤包括：
形成第一硬掩膜层于所述衬底上，所述第一硬掩膜层覆盖所述逻辑区和所述像素区；
形成保护氧化层于所述第一硬掩膜层上；以及
形成第二硬掩膜层于所述保护氧化层上。
在本发明一实施例中，形成所述第二类型沟槽后，蚀刻去除第二硬掩膜层，并研磨去除所述保护氧化层和部分所述第一硬掩膜层，所述第一硬掩膜层在所述像素区和所述逻辑区的表面高度相等。
如上所述，本发明提供了一种半导体结构及其制造方法，本申请意想不到的效果是，能够在无氮化硅残留且不损伤衬底的同时，将像素区和逻辑区集成在同一衬底上，且像素区中的浅槽隔离结构和逻辑区的深槽隔离结构的表面齐平；根据本发明提供的半导体结构及其制造方法，能够形成电学性能更稳定更好的半导体器件；且根据本发明提供的半导体结构及其制造方法，制程良率较高，损耗小。
当然，实施本发明的任一产品并不一定需要同时达到以上所述的所有优点。
附图说明
为了更清楚地说明本发明实施例的技术方案，下面将对实施例描述所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本发明一实施例中堆叠掩膜层和辅助掩膜层的示意图。
图2为本发明一实施例中第一蚀刻窗口的结构示意图。
图3为本发明一实施例中第二蚀刻窗口的结构示意图。
图4为本发明一实施例中第一类型沟槽的结构示意图。
图5为本发明一实施例中第二光阻层的结构示意图。
图6为本发明一实施例中本发明所述半导体结构的示意图。
图7为本发明一实施例中第二类型沟槽的结构示意图。
图8为本发明一实施例中填充第一类型沟槽和第二类型沟槽的示意图。
图9为本发明一实施例中去除保护氧化层的示意图。
图10为本发明一实施例中浅槽隔离结构和深槽隔离结构的示意图。
图中：10、逻辑区；20、像素区；100、衬底；200、堆叠掩膜层；201、衬底氧化层；202、第一硬掩膜层；203、保护氧化层；204、第二硬掩膜层；2041、台阶结构；300、辅助掩膜层；301、第三硬掩膜层；302、抗反射层；303、粘合氧化层；304、第一光阻层；400、光阻蚀刻窗口；401、第一蚀刻窗口；402、第二蚀刻窗口；500、第一类型沟槽；600、第二光阻层；700、第二类型沟槽；800、深槽隔离结构；900、浅槽隔离结构。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其它实施例，都属于本发明保护的范围。
图像传感器包括逻辑区域和像素区域。其中像素区域包括感光元件，用于将光信号转换为电信号。逻辑区域包括金属布线电路，用于处理电信号，形成图像数据。其中，逻辑区域和像素区域的沟槽深度不同。在不同的半导体衬底上分别形成逻辑区域和像素区域时，例如形成堆叠式图像传感器时，在形成对应的沟槽时，分别形成掩膜图案，再根据掩膜图案蚀刻对应的半导体衬底，分别形成逻辑区域和像素区域的沟槽。在形成堆叠式图像传感器时，像素区域和逻辑区域的制程工艺更加繁琐，但形成效果较好。而形成的像素区域和逻辑区域之间的连接则需要通过硅通孔（Through Silicon Via，TSV）和外接引线等结构实现，这就导致堆叠式图像传感器的工艺更加繁琐。本实施例中提供了一种半导体结构，可以在同一基板上形成逻辑区域和像素区域。当逻辑区域和像素区域位于同一基板上时，信号传导更加便捷且信号损耗降低，还能降低工艺的繁琐度，提升工艺效率。
请参阅图1所示，本发明提供了一种半导体结构的制造方法，提供一衬底100。衬底100例如为形成半导体结构的硅基材。衬底100可以包括基材以及设置在基材上方的硅层，基材例如为硅（Si）、碳化硅（SiC）、蓝宝石（Al2O3）、砷化镓（GaAs）、铝酸锂（LiAlO2）等半导体基板材料，硅层形成于基材上方。在本实施例中，可以在硅层中植入磷离子或砷离子，以形成不同类型的半导体，例如P型半导体或N型半导体。本申请并不限制衬底100的材料以及厚度。其中，衬底100的表面可以设置外延片，外延片不限于同质外延或异质外延。同质外延可以是硅（Si）、碳化硅（SiC）、蓝宝石（Al2O3）、砷化镓（GaAs）、铝酸锂（LiAlO2）等。异质外延可以是氮化镓（GaN）。本发明对此并不限定。在衬底100上划分出逻辑区10和像素区20，逻辑区10和像素区20相邻。本发明不限定逻辑区10和像素区20的数量。其中，逻辑区10可用于形成图像传感器的逻辑基板。像素区20可用于形成图像传感器的光电反应结构，例如用于形成光电二极管（Photo-Diode，PD）。
请参阅图1所示，在发明一实施例中，在衬底100上设置堆叠掩膜层200。堆叠掩膜层200包括衬底氧化层201、第一硬掩膜层202、保护氧化层203和第二硬掩膜层204。具体的，通过化学气相沉积（Chemical Vapor Deposition，CVD）或等离子体增强化学气相沉积（Plasma Enhanced Chemical Vapor Deposition，PECVD）等方式在衬底100上沉积二氧化硅，形成衬底氧化层201。其中，在本发明的其他实施例中，也可以在例如92℃~95℃的环境中，通过水蒸气和氧气的混合气体对衬底100的表面进行氧化，形成衬底氧化层201。其中，衬底氧化层201的材料为二氧化硅，以保护衬底100的表面不在后续制程中受到损伤。在本实施例中，衬底氧化层201的厚度为例如100埃~200埃。接着，可以通过化学气相沉积或等离子体增强化学气相沉积等方式在衬底氧化层201的表面沉积氮化硅（Si3N4），形成第一硬掩膜层202。在本实施例中，第一硬掩膜层202的厚度为例如500埃~700埃。接着，可以通过化学气相沉积或等离子体增强化学气相沉积等方式在第一硬掩膜层202的表面沉积二氧化硅或硅酸四乙酯（Tetraethyl orthosilicate，TEOS），形成保护氧化层203。保护氧化层203的厚度为例如100埃~200埃。接着，可以通过化学气相沉积或等离子体增强化学气相沉积等方式在保护氧化层203上沉积氮化硅，形成第二硬掩膜层204。其中，第二硬掩膜层204的厚度为例如150埃~300埃。
请参阅图1和图2所示，在发明一实施例中，在堆叠掩膜层200上形成辅助掩膜层300。具体的，通过等离子体增强化学气相沉积在第二硬掩膜层204上沉积无定型碳，形成第三硬掩膜层301。在本实施例中，第三硬掩膜层301的厚度为例如1500埃~1800埃。接着，通过化学气相沉积或等离子体增强化学气相沉积等方式在第三硬掩膜层301上沉积氮氧化硅（SiON），形成抗反射层302。抗反射层302的厚度为例如600埃~800埃。其中抗反射层302的氮元素容易扩散到光阻上形成氮氢键（N-H）。在曝光时，光阻的光酸不足以完成图形曝光定义，使抗反射层302显影不足。因此抗反射层302的材料也可以是碳氧化硅（SiOC）。接着，通过化学气相沉积或等离子体增强化学气相沉积等方式在抗反射层302上沉积氧化硅或硅酸四乙酯，形成粘合氧化层303。在本实施例中，粘合氧化层303的厚度为例如80埃~100埃。接着，在粘合氧化层303上旋涂光刻胶，形成第一光阻层304，并通过曝光蚀刻等方式图案化第一光阻层304，在第一光阻层304上形成光阻蚀刻窗口400。其中粘合氧化层303可以提升第一光阻层304的附着性，使第一光阻层304与抗反射层302更加贴合，从而提升光阻蚀刻窗口400成型的准确度。在本实施例中，光阻蚀刻窗口400有多个，且多个光阻蚀刻窗口400根据集成电路的设计要求分布在逻辑区10和像素区20。本发明对光阻蚀刻窗口400的分布结构不做限定。本实施例示出的为逻辑区10和像素区20分布的光阻蚀刻窗口400的示意图。
请参阅图1至图3所示，在发明一实施例中，形成辅助掩膜层300后，蚀刻粘合氧化层303和抗反射层302，形成第一蚀刻窗口401。蚀刻第三硬掩膜层301，拓深第一蚀刻窗口401，形成第二蚀刻窗口402。具体的，以第一光阻层304为掩膜，以第三硬掩膜层301为蚀刻停止层，通过等离子气体蚀刻粘合氧化层303，形成第一蚀刻窗口401。具体的，通过八氟环丁烷（C4F8）去除与光阻蚀刻窗口400对应的抗反射层302和粘合氧化层303，形成第一蚀刻窗口401。其中，抗反射层302能够避免光刻过程中的光污染对光刻结果造成影响，提升光刻显影的准确性，从而提升光刻时图案转移的准确性。第一蚀刻窗口401以第三硬掩膜层301的表面为蚀刻停止层。接着，以第一光阻层304为掩膜，以第二硬掩膜层204为蚀刻停止层，蚀刻第三硬掩膜层301，去除对应的第一蚀刻窗口401处的第三硬掩膜层301，形成第二蚀刻窗口402。设置多层掩膜，将设计的蚀刻图案完整且准确地转移至第三硬掩膜层301，从而准确地在衬底100中形成沟槽结构。形成第二蚀刻窗口402后，去除第一光阻层304。本发明不限定第一蚀刻窗口401和第二蚀刻窗口402的宽度。
请参阅图3和图4所示，在发明一实施例中，形成第二蚀刻窗口402后，蚀刻堆叠掩膜层200和衬底100，形成第一类型沟槽500。具体的，以第三硬掩膜层301为掩膜，通过蚀刻液蚀刻第二硬掩膜层204、保护氧化层203、第一硬掩膜层202、衬底氧化层201和衬底100，形成第一类型沟槽500。在本实施例中，所述蚀刻液可以是稀释氢氟酸。通过稀释氢氟酸可以蚀刻去除氮化硅材料、氧化硅材料和正硅酸乙酯等材料。蚀刻液蚀刻去除对应第二蚀刻窗口402的堆叠掩膜层200和部分衬底100，形成第一类型沟槽500。第一类型沟槽500和第二蚀刻窗口402的宽度相等，且第一类型沟槽500具有在衬底100中的深度为第一深度。其中，第一深度为例如2000埃~2500埃。其中，第一类型沟槽500分布在逻辑区10和像素区20。形成第一类型沟槽500后，去除辅助掩膜层300。
请参阅图4至图6所示，在发明一实施例中，去除辅助掩膜层300后，蚀刻逻辑区10的第一类型沟槽500，形成第二类型沟槽700。具体的，在像素区20的第一类型沟槽500中填充光刻胶，直到光刻胶溢出第一类型沟槽500。接着在像素区20的衬底100的表面旋涂光刻胶，使光刻胶覆盖像素区20，从而形成第二光阻层600。以第二光阻层600和第二硬掩膜层204为掩膜，蚀刻衬底100，从而拓深第一类型沟槽500，形成第二类型沟槽700。在本实施例中，通过等离子气体或氢氟酸溶液蚀刻第一类型沟槽500的槽壁。第二类型沟槽700在衬底100中的深度为第二深度。第一深度小于第二深度。其中，第二类型沟槽700分布在逻辑区10。在本实施例中，在形成第二类型沟槽700时，像素区20的第二硬掩膜层204被第二光阻层600保护，不会受到蚀刻液的侵蚀。逻辑区10的第二硬掩膜层204在作为掩膜的同时，也会受到蚀刻液的侵蚀，表面高度降低，从而在逻辑区10和像素区20的交界处形成了台阶结构2041。其中，逻辑区10的第二硬掩膜层204具有第一厚度，像素区20的第二硬掩膜层204具有第二厚度。如图6所示，第一厚度为d1，第二厚度为d2。在本实施例中，第一厚度小于第二厚度。其中，不同厚度的第二硬掩膜层204连接形成了台阶结构2041。台阶结构2041包括第一台阶面和第二台阶面，第一台阶面为逻辑区10中第二硬掩膜层204的表面，第二台阶面为像素区20中第二硬掩膜层204的表面。台阶结构2041的高度为第二厚度和第一厚度的差值。在形成台阶结构2041和第二类型沟槽700后，去除第二光阻层600。
请参阅图4至图6所示，在发明一实施例中，在形成第二类型沟槽700的过程中，蚀刻液可以是稀释氢氟酸，且为浓度1:100的稀释氢氟酸。在本实施例中，衬底100的材料为硅基材。在浓度为例如1:100的稀释氢氟酸蚀刻下，稀释氢氟酸对衬底100的蚀刻速率能达到例如2.86埃/秒。在本实施例中，第二硬掩膜层204的材料为氮化硅，在浓度为例如1:100的稀释氢氟酸蚀刻下，稀释氢氟酸对第二硬掩膜层204的蚀刻速率能达到例如0.014埃/秒。因此在第三次蚀刻的过程中，使用浓度为例如1:100的稀释氢氟酸蚀刻衬底100和第二硬掩膜层204。当衬底100完全去除时，第二硬掩膜层204的蚀刻厚度可以忽略不计。因此，可以以第二硬掩膜层204为掩膜，拓深第一类型沟槽500，形成第二类型沟槽700。
请参阅图6和图7所示，在发明一实施例中，在原位去除第二光阻层600后，去除第二硬掩膜层204。具体的，通过等离子气体蚀刻去除第二硬掩膜层204。在本实施例中，等离子气体可以是三氟甲烷（CHF3）和二氟甲烷（CH2F2）的混合气体，通过调整混合气体中三氟甲烷和二氟甲烷的配比可以实现对第二硬掩膜层204和衬底100的高选择比蚀刻。在蚀刻去除第二硬掩膜层204的同时，不影响第二类型沟槽700和第一类型沟槽500的形貌。且去除第二硬掩膜层204后，保护氧化层203可以作为蚀刻停止层，保护位于保护氧化层203下方的第一硬掩膜层202。之后通过等离子气体蚀刻去除保护氧化层203。其中，同等蚀刻条件下，等离子气体对保护氧化层203的蚀刻和第一硬掩膜层202蚀刻的选择比为例如10:1~13:1。在本实施例中，等离子气体可以是六氟-2-丁炔（C4F6）和氧气的混合气体，通过调整六氟-2-丁炔（C4F6）和氧气的配比可以实现对保护氧化层203和第一硬掩膜层202的高选择比蚀刻。去除保护氧化层203后，露出表面完整的第一硬掩膜层202。并且，通过化学机械抛光获得的第一硬掩膜层202能保持表面平整，在逻辑区10和像素区20中的第一硬掩膜层202，表面高度相等。同时由于保护氧化层203的去除，降低HARP材料填充时的深宽比，从而提升了填充的成型效果。
请参阅图7至图10所示，在发明一实施例中，填充第一类型沟槽500和第二类型沟槽700，分别在逻辑区10和像素区20形成深槽隔离结构800和浅槽隔离结构900。在本实施例中，通过化学气相沉积在第一类型沟槽500和第二类型沟槽700中沉积氧化硅，直到沉积物与第一硬掩膜层202的表面齐平，从而在逻辑区10形成深槽隔离结构800，在像素区20形成浅槽隔离结构900。其中，可以在沉积氧化硅时，使氧化硅沉积物充满第一类型沟槽500和第二类型沟槽700并使沉积物溢出第一类型沟槽500和第二类型沟槽700，接着以第一硬掩膜层202为停止层，通过化学机械抛光研磨溢出的沉积物，从而形成深槽隔离结构800和浅槽隔离结构900。在本实施例中，深槽隔离结构800和浅槽隔离结构900的表面齐平。形成深槽隔离结构800和浅槽隔离结构900后，可以通过浓度1:100的稀释氢氟酸，以高选择比蚀刻去除第一硬掩膜层202，在不损伤衬底氧化层201的同时，形成半导体结构。在第二硬掩膜层204的保护下，在形成具有高度差的第一类型沟槽和第二类型沟槽的同时，提升了保护氧化层203的表面平整度。接着通过化学机械抛光形成的半导体结构表面具有更好的平整性。进而获得更好形貌的深槽隔离结构800和浅槽隔离结构900，低成本地提升了制程良率。本发明提供的半导体结构可用于形成多种图像传感器，例如CMOS图像传感器和电荷耦合元件（Charge-coupled Device，CCD）等等。在本实施例中，形成深槽隔离结构800和浅槽隔离结构900的过程中，不仅能形成形状完整准确的深槽隔离结构800和浅槽隔离结构900，还能避免对衬底100造成过度蚀刻，以及避免氮化硅残留，以利于离子掺杂注入，并利于后续在隔离结构分隔出的有源区内形成各种类型的器件，避免器件出现漏电流。
请参阅图10所示，在本发明一实施例中，深槽隔离结构800在衬底100中分隔出多个第一有源区，第一有源区可用于形成半导体器件。所述半导体器件可以是场效应管（Field Effect Transistor，FET）、金属-氧化物半导体场效应晶体管（Metal-Oxide-Semiconductor Field-Effect Transistor，MOSFET）、互补金属氧化物半导体（Complementary Metal Oxide Semiconductor，CMOS）、绝缘栅双极型晶体管（InsulatedGate Bipolar Transistor，IGBT）、高速恢复二极管（Fast Recovery Diode，FRD）、高速高效整流二极管（Figh Efficiency Diode，HED）、定压二极管、高频二极管、发光二极管（Light-Emitting Diode，LED）、栅极光闭晶闸管（Gate Turn off Thyristor，GTO）、光触发晶闸管（Light Triggered Thyristor，LTT）、晶闸管（Thyristor）、电荷耦合器（ChargeCoupled Device，CCD图像传感器）、数字信号处理器件（Digital Signal processor，DSP）、光继电器（Photo Relay）或微处理器（Micro Processor）等半导体器件中的一种或几种。浅槽隔离结构900在像素区20分隔出多个第二有源区，接着可以在第二有源区形成光电转换器件，例如光电二极管。本实施例对此不做限定。
本发明提供了一种半导体结构，所述半导体结构包括衬底、堆叠掩膜层、台阶结构、第一类型沟槽、第二类型沟槽和光阻层；其中，衬底包括逻辑区和像素区。堆叠掩膜层设置在衬底上，堆叠掩膜层覆盖逻辑区和像素区。台阶结构设置在堆叠掩膜层上，且台阶结构位于逻辑区和像素区的分界处。第一类型沟槽穿过堆叠掩膜层并延伸至衬底中，其中第一类型沟槽位于像素区。第二类型沟槽，穿过堆叠掩膜层并延伸至衬底中，其中第二类型沟槽位于逻辑区，且第二类型沟槽的深度大于第一类型沟槽的深度。光阻层填充在第一类型沟槽中，且光阻层覆盖像素区，基于本发明所述半导体结构和本发明所述半导体结构的制造方法，本申请意想不到的效果是，能够在无氮化硅残留且不损伤衬底的同时，将像素区和逻辑区集中在同一衬底上，且像素区中的浅槽隔离结构和逻辑区的深槽隔离结构的表面齐平。根据本发明提供的半导体结构及其制造方法，能够形成电学性能更稳定更好的半导体器件。
以上公开的本发明实施例只是用于帮助阐述本发明。实施例并没有详尽叙述所有的细节，也不限制该发明仅为所述的具体实施方式。显然，根据本说明书的内容，可作很多的修改和变化。本说明书选取并具体描述这些实施例，是为了更好地解释本发明的原理和实际应用，从而使所属技术领域技术人员能很好地理解和利用本发明。本发明仅受权利要求书及其全部范围和等效物的限制。
Claims (10)
1.一种半导体结构，其特征在于，至少包括：
衬底，所述衬底包括逻辑区和像素区；
堆叠掩膜层，设置在所述衬底上，所述堆叠掩膜层覆盖所述逻辑区和所述像素区；
台阶结构，设置在所述堆叠掩膜层上，且所述台阶结构位于所述逻辑区和所述像素区的分界处；
第一类型沟槽，穿过所述堆叠掩膜层并延伸至所述衬底中，其中所述第一类型沟槽位于所述像素区；
第二类型沟槽，穿过所述堆叠掩膜层并延伸至所述衬底中，其中所述第二类型沟槽位于所述逻辑区，且所述第二类型沟槽的深度大于所述第一类型沟槽的深度；以及
光阻层，填充在所述第一类型沟槽中，且所述光阻层覆盖所述像素区。
2.根据权利要求1所述的一种半导体结构，其特征在于，所述台阶结构包括第一台阶面和第二台阶面，所述第一台阶面位于所述逻辑区，所述第二台阶面位于所述像素区，所述第一台阶面和所述第二台阶面间具有高度差。
3.根据权利要求2所述的一种半导体结构，其特征在于，所述光阻层覆盖在所述第二台阶面上。
4.根据权利要求1所述的一种半导体结构，其特征在于，所述堆叠掩膜层包括第一硬掩膜层，所述第一硬掩膜层覆盖在所述逻辑区和所述像素区。
5.根据权利要求4所述的一种半导体结构，其特征在于，所述堆叠掩膜层包括保护氧化层，所述保护氧化层覆盖在所述第一硬掩膜层上。
6.根据权利要求5所述的一种半导体结构，其特征在于，所述堆叠掩膜层包括第二硬掩膜层，所述第二硬掩膜层覆盖在所述保护氧化层上，所述台阶结构设置在所述第二硬掩膜层上。
7.根据权利要求6所述的一种半导体结构，其特征在于，在蚀刻去除所述第二硬掩膜层和所述保护氧化层后，所述第一硬掩膜层在所述逻辑区和所述像素区的表面高度相等。
8.一种半导体结构的制造方法，其特征在于，包括以下步骤：
提供一衬底，在所述衬底上划分出逻辑区和像素区；
形成堆叠掩膜层于所述衬底上，所述堆叠掩膜层覆盖所述逻辑区和所述像素区；
形成台阶结构于所述堆叠掩膜层上，所述台阶结构位于所述逻辑区和所述像素区的分界处；
蚀刻所述逻辑区和所述像素区中的所述堆叠掩膜层和所述衬底，形成多个第一类型沟槽；
填充位于所述像素区的所述第一类型沟槽，形成光阻层，所述光阻层覆盖所述像素区；以及
蚀刻位于所述逻辑区的所述第一类型沟槽，形成第二类型沟槽，所述第二类型沟槽的深度大于所述第一类型沟槽的深度。
9.根据权利要求8所述的一种半导体结构的制造方法，其特征在于，形成所述堆叠掩膜层的步骤包括：
形成第一硬掩膜层于所述衬底上，所述第一硬掩膜层覆盖所述逻辑区和所述像素区；
形成保护氧化层于所述第一硬掩膜层上；以及
形成第二硬掩膜层于所述保护氧化层上。
10.根据权利要求9所述的一种半导体结构的制造方法，其特征在于，形成所述第二类型沟槽后，蚀刻去除第二硬掩膜层，并研磨去除所述保护氧化层和部分所述第一硬掩膜层，所述第一硬掩膜层在所述像素区和所述逻辑区的表面高度相等。
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
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| SE01 | Entry into force of request for substantive examination | ||
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| GR01 | Patent grant | ||
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