JP3335245B2 - ショットキ接合型電界効果トランジスタ - Google Patents
ショットキ接合型電界効果トランジスタInfo
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- JP3335245B2 JP3335245B2 JP02832094A JP2832094A JP3335245B2 JP 3335245 B2 JP3335245 B2 JP 3335245B2 JP 02832094 A JP02832094 A JP 02832094A JP 2832094 A JP2832094 A JP 2832094A JP 3335245 B2 JP3335245 B2 JP 3335245B2
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Description
【０００１】
【産業上の利用分野】本発明は、ショットキ接合型電界
効果トランジスタ（Schottky Barrier FET、SB FET）、
すなわち、金属−半導体接合型電界効果トランジスタ
（Metal Semiconductor FET 、MES FET ）の改良に関
し、特に、高速動作と高耐圧の特性を兼ね備えたショッ
トキ接合型電界効果トランジスタに関する。
効果トランジスタ（Schottky Barrier FET、SB FET）、
すなわち、金属−半導体接合型電界効果トランジスタ
（Metal Semiconductor FET 、MES FET ）の改良に関
し、特に、高速動作と高耐圧の特性を兼ね備えたショッ
トキ接合型電界効果トランジスタに関する。
【０００２】
【従来の技術】高速動作を目的として、ゲートの長さが
短く、かつ−０．５Ｖから＋０．１Ｖといった比較的高
い閾値電圧をもつショットキ接合型電界効果トランジス
タが提案されている（例えば、石田他 電子情報通信学
会技術研究報告ED88-148）。このようなトランジスタの
構成例を図６を参照して説明する。同図において、１は
ガリウム砒素等の半絶縁性基板、２はｎ型の不純物がイ
オン注入された動作層（能動層）、３は短チャネル効果
を抑制するためのｐ型不純物層、４はショットキゲート
電極、５及び６は不純物を同一の条件でイオン注入して
形成した低抵抗の中間濃度層、７はソース電極が接続さ
れるソース領域、８はドレイン電極が接続されるドレイ
ン領域である。
短く、かつ−０．５Ｖから＋０．１Ｖといった比較的高
い閾値電圧をもつショットキ接合型電界効果トランジス
タが提案されている（例えば、石田他 電子情報通信学
会技術研究報告ED88-148）。このようなトランジスタの
構成例を図６を参照して説明する。同図において、１は
ガリウム砒素等の半絶縁性基板、２はｎ型の不純物がイ
オン注入された動作層（能動層）、３は短チャネル効果
を抑制するためのｐ型不純物層、４はショットキゲート
電極、５及び６は不純物を同一の条件でイオン注入して
形成した低抵抗の中間濃度層、７はソース電極が接続さ
れるソース領域、８はドレイン電極が接続されるドレイ
ン領域である。
【０００３】この構成のトランジスタの特徴は、ゲート
下のチャネル領域の長さを可及的に短くして高速動作を
可能とし、かつ、ソース領域７及びドレイン領域８相互
間の距離を長くして短チャネル効果の発生を抑制し得る
ようにしたところにある。上記トランジスタのソース・
ドレイン間電圧対ドレイン電流特性を図４に点線で示
す。ゲート電圧一定の下にソース・ドレイン間電圧を増
加すると、ドレイン電流は比例的に増加するが、ソース
・ドレイン間の電位差によって空乏層のドレイン端がピ
ンチオフに達すると、ドレイン電流が飽和し、いわゆる
３極管特性を示す。
下のチャネル領域の長さを可及的に短くして高速動作を
可能とし、かつ、ソース領域７及びドレイン領域８相互
間の距離を長くして短チャネル効果の発生を抑制し得る
ようにしたところにある。上記トランジスタのソース・
ドレイン間電圧対ドレイン電流特性を図４に点線で示
す。ゲート電圧一定の下にソース・ドレイン間電圧を増
加すると、ドレイン電流は比例的に増加するが、ソース
・ドレイン間の電位差によって空乏層のドレイン端がピ
ンチオフに達すると、ドレイン電流が飽和し、いわゆる
３極管特性を示す。
【０００４】ところが、図４のＡに示すような、ドレイ
ン電流の飽和領域で完全に飽和せずに、更にドレイン電
流が増大し、ドレインコンダクタンスが増大する状態が
生じ易い。この状態では、ゲート電圧入力に対するドレ
イン電流出力（増幅出力）が歪むために、増幅回路の特
性上問題となっている。
ン電流の飽和領域で完全に飽和せずに、更にドレイン電
流が増大し、ドレインコンダクタンスが増大する状態が
生じ易い。この状態では、ゲート電圧入力に対するドレ
イン電流出力（増幅出力）が歪むために、増幅回路の特
性上問題となっている。
【０００５】この問題を解決するために、ドレイン側の
中間濃度層６を形成せず、この部分に、深さ方向に動作
層２と同一の不純物濃度プロファイルを持つ層を残すト
ランジスタ構造が提案されている（例えば、Nagaoka. e
t. al,1993 International Conference on Solid State
Devices and Materials PD-2-1 ）。
中間濃度層６を形成せず、この部分に、深さ方向に動作
層２と同一の不純物濃度プロファイルを持つ層を残すト
ランジスタ構造が提案されている（例えば、Nagaoka. e
t. al,1993 International Conference on Solid State
Devices and Materials PD-2-1 ）。
【０００６】
【発明が解決しようとする課題】しかしながら、このト
ランジスタ構造では、ドレインコンダクタンスが増大し
はじめる電圧を上昇できる代わりに、ドレイン抵抗が高
くなるため、従来のＢＰＬＤＤ（Buried P-layer light
ly doped drain）構造の長所である、ソース・ドレイン
間電圧対ドレイン電流特性における非飽和領域の立ち上
がりの急峻さや、高いトランスコンダクタンス特性を劣
化させており、特に、閾値電圧が０Ｖ付近のＭＥＳＦＥ
Ｔに対しては、オフセット部分にほとんど電流が流れな
くなるため、この構造を適用できないという問題があっ
た。
ランジスタ構造では、ドレインコンダクタンスが増大し
はじめる電圧を上昇できる代わりに、ドレイン抵抗が高
くなるため、従来のＢＰＬＤＤ（Buried P-layer light
ly doped drain）構造の長所である、ソース・ドレイン
間電圧対ドレイン電流特性における非飽和領域の立ち上
がりの急峻さや、高いトランスコンダクタンス特性を劣
化させており、特に、閾値電圧が０Ｖ付近のＭＥＳＦＥ
Ｔに対しては、オフセット部分にほとんど電流が流れな
くなるため、この構造を適用できないという問題があっ
た。
【０００７】よって、本発明は、ＢＰＬＤＤ構造の持つ
長所である、非飽和領域での特性の立ち上がりの急峻さ
や、高いトランスコンダクタンスという特性を損なうこ
となく、耐圧が高く、ソース・ドレイン間電圧が高い領
域でもドレインコンダクタンスの小さい、より特性の良
い電界効果トランジスタを提供することを目的とする。
長所である、非飽和領域での特性の立ち上がりの急峻さ
や、高いトランスコンダクタンスという特性を損なうこ
となく、耐圧が高く、ソース・ドレイン間電圧が高い領
域でもドレインコンダクタンスの小さい、より特性の良
い電界効果トランジスタを提供することを目的とする。
【０００８】
【課題を解決するための手段】上記目的を達成するため
本発明のショットキ接合型電界効果トランジスタは、半
導体基板上に形成された動作層と、上記動作層上に形成
されたショットキ接合型のゲート電極と、上記動作層の
両側に形成された、上記動作層より高濃度のソース及び
ドレイン領域と、上記動作層と上記ソース領域との間に
形成されたソース側中間濃度層と、上記動作層と上記ド
レイン領域との間に形成されたドレイン側中間濃度層
と、を備え、上記ドレイン側中間濃度層は、上記ソース
側中間濃度層よりも低濃度かつ厚い層に形成される、こ
とを特徴とする。
本発明のショットキ接合型電界効果トランジスタは、半
導体基板上に形成された動作層と、上記動作層上に形成
されたショットキ接合型のゲート電極と、上記動作層の
両側に形成された、上記動作層より高濃度のソース及び
ドレイン領域と、上記動作層と上記ソース領域との間に
形成されたソース側中間濃度層と、上記動作層と上記ド
レイン領域との間に形成されたドレイン側中間濃度層
と、を備え、上記ドレイン側中間濃度層は、上記ソース
側中間濃度層よりも低濃度かつ厚い層に形成される、こ
とを特徴とする。
【０００９】
【作用】本発明のＭＥＳトランジスタ構造では、ドレイ
ン側中間濃度層を、ソース側中間濃度層よりも低濃度で
かつ厚い層とすることで、ドレイン電流密度を低下さ
せ、インパクトイオン化によるキャリアの発生を抑制す
る。
ン側中間濃度層を、ソース側中間濃度層よりも低濃度で
かつ厚い層とすることで、ドレイン電流密度を低下さ
せ、インパクトイオン化によるキャリアの発生を抑制す
る。
【００１０】この結果、ＢＰＬＤＤ構造の長所を維持
し、ドレイン抵抗を増大させることなく、ソフトブレイ
クダウン現象を低減することが可能となる。
し、ドレイン抵抗を増大させることなく、ソフトブレイ
クダウン現象を低減することが可能となる。
【００１１】
【実施例】以下、本発明の実施例について図面を参照し
て詳細に説明する。図１は、本発明の構成によるＭＥＳ
ＦＥＴの一例を示す断面図である。同図において、１は
ガリウム砒素ＧａＡｓ、インジウム燐ＩｎＰ等の化合物
半導体による半絶縁性基板、２は、例えばｎ型ガリウム
砒素による動作層、３は動作層２とは異なる型の、例え
ばｐ型の不純物イオン注入層、４は窒化タングステンＷ
Ｎx 、ケイ化タングステンＷＳｉx 等のゲート用金属を
用いたショットキ電極、５は、動作層２とソース領域７
との相互間に形成されたソース側中間濃度層、６は、ソ
ース側中間濃度層５よりも低濃度で厚い層であるドレイ
ン側中間濃度層、７は、図示しない抵抗性電極のソース
電極が形成されるソース領域、８は、図示しない抵抗性
電極のドレイン電極が形成されるドレイン領域である。
て詳細に説明する。図１は、本発明の構成によるＭＥＳ
ＦＥＴの一例を示す断面図である。同図において、１は
ガリウム砒素ＧａＡｓ、インジウム燐ＩｎＰ等の化合物
半導体による半絶縁性基板、２は、例えばｎ型ガリウム
砒素による動作層、３は動作層２とは異なる型の、例え
ばｐ型の不純物イオン注入層、４は窒化タングステンＷ
Ｎx 、ケイ化タングステンＷＳｉx 等のゲート用金属を
用いたショットキ電極、５は、動作層２とソース領域７
との相互間に形成されたソース側中間濃度層、６は、ソ
ース側中間濃度層５よりも低濃度で厚い層であるドレイ
ン側中間濃度層、７は、図示しない抵抗性電極のソース
電極が形成されるソース領域、８は、図示しない抵抗性
電極のドレイン電極が形成されるドレイン領域である。
【００１２】次に、上述した構造を有するＭＥＳＦＥＴ
の製造過程について図２を参照して説明する。同図にお
いて、図１と対応する部分には同一符号を付している。
まず、半絶縁性ガリウム砒素ＧａＡｓ基板１上にｐ型の
不純物を、ピーク濃度となる深さが０．２μｍで５×１
０16ｃｍ-3のピーク濃度となるようイオン注入してｐ型
不純物層３を形成する。ｎ型の不純物を、ピーク濃度と
なる深さが０．０２５μｍでピーク濃度が８×１０17ｃ
ｍ-3となるように、イオン注入してｎ型の動作層２を形
成する。さらに、この動作層上に高融点金属によるショ
ットキゲート電極４を形成する（図２（ａ））。
の製造過程について図２を参照して説明する。同図にお
いて、図１と対応する部分には同一符号を付している。
まず、半絶縁性ガリウム砒素ＧａＡｓ基板１上にｐ型の
不純物を、ピーク濃度となる深さが０．２μｍで５×１
０16ｃｍ-3のピーク濃度となるようイオン注入してｐ型
不純物層３を形成する。ｎ型の不純物を、ピーク濃度と
なる深さが０．０２５μｍでピーク濃度が８×１０17ｃ
ｍ-3となるように、イオン注入してｎ型の動作層２を形
成する。さらに、この動作層上に高融点金属によるショ
ットキゲート電極４を形成する（図２（ａ））。
【００１３】ドレイン側領域をレジスト１０でマスク
し、ｎ型層を形成するための不純物を、ピーク濃度とな
る深さが０．０３〜０．０６μｍ、例えば０．０４μｍ
で２×１０18ｃｍ-3のピーク濃度となるようにイオン注
入し、ソース側中間濃度層５を形成する（図２
（ｂ））。
し、ｎ型層を形成するための不純物を、ピーク濃度とな
る深さが０．０３〜０．０６μｍ、例えば０．０４μｍ
で２×１０18ｃｍ-3のピーク濃度となるようにイオン注
入し、ソース側中間濃度層５を形成する（図２
（ｂ））。
【００１４】ソース側領域をレジスト１０でマスクし、
動作層と同時に形成されたドレイン側のｎ型層の実効的
なドナー濃度がきわめて低濃度となるよう動作層と同じ
深さに同じピーク濃度となるようなイオン注入条件で、
ｐ型の不純物をイオン注入する（図２（ｃ））。
動作層と同時に形成されたドレイン側のｎ型層の実効的
なドナー濃度がきわめて低濃度となるよう動作層と同じ
深さに同じピーク濃度となるようなイオン注入条件で、
ｐ型の不純物をイオン注入する（図２（ｃ））。
【００１５】ｎ型層を形成する不純物を、シートキャリ
ア濃度がソース側中間濃度層と同等になるよう、ピーク
濃度となる深さが０．０６〜０．１２μｍの範囲内、例
えば０．１μｍで８×１０17ｃｍ-3のピーク濃度となる
条件でイオン注入し、ドレイン側中間濃度層６を形成す
る（図２（ｄ））。
ア濃度がソース側中間濃度層と同等になるよう、ピーク
濃度となる深さが０．０６〜０．１２μｍの範囲内、例
えば０．１μｍで８×１０17ｃｍ-3のピーク濃度となる
条件でイオン注入し、ドレイン側中間濃度層６を形成す
る（図２（ｄ））。
【００１６】ゲート電極の両側にソース側中間濃度層及
びドレイン側中間濃度層の各領域を画定する側壁１１を
形成する。この部分をマスクとして、ｎ型層を形成する
不純物を、ピーク濃度となる深さが０．１μｍで、ピー
ク濃度が２×１０18ｃｍ-3となるようにイオン注入し、
ソース領域７とドレイン領域８を形成する（図２
（ｅ））。
びドレイン側中間濃度層の各領域を画定する側壁１１を
形成する。この部分をマスクとして、ｎ型層を形成する
不純物を、ピーク濃度となる深さが０．１μｍで、ピー
ク濃度が２×１０18ｃｍ-3となるようにイオン注入し、
ソース領域７とドレイン領域８を形成する（図２
（ｅ））。
【００１７】このようにして形成したＭＥＳＦＥＴの、
ソース・ドレイン間電圧対ドレイン電流特性を図４に実
線で示す。この素子のゲート長は０．６４μｍ、ゲート
幅は１０μｍである。ゲート電圧ＶG は、動作層の空乏
層が十分に開いた条件として０．５Ｖ、空乏層が閉じた
条件として−０．２Ｖの例を示している。同図に示され
るように、ゲート電圧ＶG ＝−０．２Ｖにおける飽和領
域のドレイン電流は、点線で示される従来特性と略同じ
である（殆ど差が無い）。一方、ドレインコンダクタン
スが増大しはじめる電圧は、ＢＰＬＤＤ構造で３．１Ｖ
であるのに対し、実施例の構造では４．７Ｖである。従
来の約１．５倍にまでドレインコンダクタンスの増大が
抑制されている。ゲート電圧ＶG ＝０．５Ｖでの飽和領
域での特性は、従来構成におけるドレインコンダクタン
スが増加しはじめる電圧が２Ｖであるのに対し、本発明
の構成では４Ｖである。ゲート電圧ＶG ＝−０．２Ｖの
場合と同様に、ドレインコンダクタンスが増大する電圧
は約２Ｖ上昇し、改善されている。また、本実施例の非
飽和領域は、従来例よりも電流の立上がりが急峻で、好
ましい。
ソース・ドレイン間電圧対ドレイン電流特性を図４に実
線で示す。この素子のゲート長は０．６４μｍ、ゲート
幅は１０μｍである。ゲート電圧ＶG は、動作層の空乏
層が十分に開いた条件として０．５Ｖ、空乏層が閉じた
条件として−０．２Ｖの例を示している。同図に示され
るように、ゲート電圧ＶG ＝−０．２Ｖにおける飽和領
域のドレイン電流は、点線で示される従来特性と略同じ
である（殆ど差が無い）。一方、ドレインコンダクタン
スが増大しはじめる電圧は、ＢＰＬＤＤ構造で３．１Ｖ
であるのに対し、実施例の構造では４．７Ｖである。従
来の約１．５倍にまでドレインコンダクタンスの増大が
抑制されている。ゲート電圧ＶG ＝０．５Ｖでの飽和領
域での特性は、従来構成におけるドレインコンダクタン
スが増加しはじめる電圧が２Ｖであるのに対し、本発明
の構成では４Ｖである。ゲート電圧ＶG ＝−０．２Ｖの
場合と同様に、ドレインコンダクタンスが増大する電圧
は約２Ｖ上昇し、改善されている。また、本実施例の非
飽和領域は、従来例よりも電流の立上がりが急峻で、好
ましい。
【００１８】本発明の構成によって得られる、かかる効
果は、以下のように説明できる。ドレインコンダクタン
スの増大は、キャリアの流れによるインパクトイオン化
によって新たなキャリアが発生することによって生ずる
と考えられる。インパクトイオン化は電界強度が大きい
程、また、電流密度が高い程、顕著になり、新たなキャ
リアの発生量が多くなる。従って、電界強度の強い部分
の電流密度を下げることにより、キャリアの発生を抑
え、ドレインコンダクタンスの増大を低減させることが
可能である。
果は、以下のように説明できる。ドレインコンダクタン
スの増大は、キャリアの流れによるインパクトイオン化
によって新たなキャリアが発生することによって生ずる
と考えられる。インパクトイオン化は電界強度が大きい
程、また、電流密度が高い程、顕著になり、新たなキャ
リアの発生量が多くなる。従って、電界強度の強い部分
の電流密度を下げることにより、キャリアの発生を抑
え、ドレインコンダクタンスの増大を低減させることが
可能である。
【００１９】図３は、従来構成におけるインパクトイオ
ン化のキャリア発生状態をシミレーションした結果を示
す。同図においては、ＭＥＳＦＥＴのゲート電圧ＶG ＝
−０．２Ｖ、ドレイン電圧Ｖｄ＝４．０Ｖ、の条件と
し、１ｃｍ-3／Ｓ当りの発生量を対数表示して、等高線
によりグラフ表示している。この結果、インパクトイオ
ン化によるキャリア発生は、動作層の表面部分と、動作
層とドレイン側中間濃度層との境界近傍、ドレイン側中
間領域およびドレイン領域とｐ型不純物層との境界領域
の近傍にかけて生じている。特にドレイン側中間濃度層
内部の動作層に近い部分で多く発生する、ことが判る。
そこで、本発明はドレイン側中間濃度層の構造を、ドレ
イン電圧を高くしたときに、ＭＥＳＦＥＴの内部で電子
電流が流れる領域のうち電界強度が最も高くなるドレイ
ン側の中間濃度層で、電流密度を低下させ、深さ方向に
幅広く電流を拡散することにより、ドレイン抵抗を増加
させることなく、かつキャリア発生を可及的に抑制する
ことができるような形状とする。すなわち、ドレイン側
中間濃度層を、ソース側中間濃度層よりも低濃度でかつ
厚い（深い）層とすることで、ドレイン電流密度を低下
させ、インパクトイオン化によるキャリアの発生を抑制
する。
ン化のキャリア発生状態をシミレーションした結果を示
す。同図においては、ＭＥＳＦＥＴのゲート電圧ＶG ＝
−０．２Ｖ、ドレイン電圧Ｖｄ＝４．０Ｖ、の条件と
し、１ｃｍ-3／Ｓ当りの発生量を対数表示して、等高線
によりグラフ表示している。この結果、インパクトイオ
ン化によるキャリア発生は、動作層の表面部分と、動作
層とドレイン側中間濃度層との境界近傍、ドレイン側中
間領域およびドレイン領域とｐ型不純物層との境界領域
の近傍にかけて生じている。特にドレイン側中間濃度層
内部の動作層に近い部分で多く発生する、ことが判る。
そこで、本発明はドレイン側中間濃度層の構造を、ドレ
イン電圧を高くしたときに、ＭＥＳＦＥＴの内部で電子
電流が流れる領域のうち電界強度が最も高くなるドレイ
ン側の中間濃度層で、電流密度を低下させ、深さ方向に
幅広く電流を拡散することにより、ドレイン抵抗を増加
させることなく、かつキャリア発生を可及的に抑制する
ことができるような形状とする。すなわち、ドレイン側
中間濃度層を、ソース側中間濃度層よりも低濃度でかつ
厚い（深い）層とすることで、ドレイン電流密度を低下
させ、インパクトイオン化によるキャリアの発生を抑制
する。
【００２０】図５は、２次元デバイスシミュレーション
を用いて、上記実施例のトランジスタ構造と従来のＢＰ
ＬＤＤのトランジスタ構造とについて、電流密度分布を
比較した結果を示したもので、ゲート電極のドレイン端
から、ドレイン側に０．０６μｍの距離にあるドレイン
側中間濃度層の、深さ方向の電流密度分布を示した。ゲ
ート電圧ＶG は、どちらも−０．２Ｖで、ドレイン電圧
はそれぞれの構造でドレインコンダクタンスが増加しは
じめる電圧として、ＢＰＬＤＤ構造が４Ｖ、本発明の構
造で６Ｖである。同図中、実線で示される本発明の構造
では、点線で示されるＢＰＬＤＤ構造に比較して、電流
分布密度の最大値が約１／２に減少し、しかも、深さ方
向に幅広く分布している。そのため、ドレイン電流全体
を減少させることなく、インパクトイオン化によるキャ
リアの発生を抑え、高耐圧の特性を実現できたことが分
かる。
を用いて、上記実施例のトランジスタ構造と従来のＢＰ
ＬＤＤのトランジスタ構造とについて、電流密度分布を
比較した結果を示したもので、ゲート電極のドレイン端
から、ドレイン側に０．０６μｍの距離にあるドレイン
側中間濃度層の、深さ方向の電流密度分布を示した。ゲ
ート電圧ＶG は、どちらも−０．２Ｖで、ドレイン電圧
はそれぞれの構造でドレインコンダクタンスが増加しは
じめる電圧として、ＢＰＬＤＤ構造が４Ｖ、本発明の構
造で６Ｖである。同図中、実線で示される本発明の構造
では、点線で示されるＢＰＬＤＤ構造に比較して、電流
分布密度の最大値が約１／２に減少し、しかも、深さ方
向に幅広く分布している。そのため、ドレイン電流全体
を減少させることなく、インパクトイオン化によるキャ
リアの発生を抑え、高耐圧の特性を実現できたことが分
かる。
【００２１】
【発明の効果】以上説明したように、本発明によれば、
短ゲートＭＥＳＦＥＴのもつ高速動作の特性を損なうこ
となく、インパクトイオン化によるキャリアの発生を抑
制することが可能となり、より理想的な飽和領域特性が
得られる。このため、高性能で安定に動作する電子回路
を実現することが可能である。
短ゲートＭＥＳＦＥＴのもつ高速動作の特性を損なうこ
となく、インパクトイオン化によるキャリアの発生を抑
制することが可能となり、より理想的な飽和領域特性が
得られる。このため、高性能で安定に動作する電子回路
を実現することが可能である。
【図１】本発明の実施例を示す断面図。
【図２】本発明のトランジスタ構造を形成する工程を示
す工程図。
す工程図。
【図３】従来構成におけるインパクトイオン化によるキ
ャリアの発生分布を示す説明図。
ャリアの発生分布を示す説明図。
【図４】本発明と従来構造のＭＥＳＦＥＴのソース・ド
レイン間電圧対ドレイン電流特性を示すグラフ。
レイン間電圧対ドレイン電流特性を示すグラフ。
【図５】本発明と従来構造のＭＥＳＦＥＴの電流密度分
布の比較を示すグラフ。
布の比較を示すグラフ。
【図６】従来のショットキ接合型電界効果トランジスタ
の構成例を示す断面図。
の構成例を示す断面図。
１ 半絶縁性基板 ２ 動作層 ３ 動作層と異なる型の不純物分布層 ４ ショットキゲート電極 ５ ソース側中間濃度層 ６ ドレイン側中間濃度層 ７ ソース領域 ８ ドレイン領域
Claims (4)
- 【請求項１】半導体基板上に形成された動作層と、 前記動作層上に形成されたショットキ接合型のゲート電
極と、 前記動作層の両側に形成された、前記動作層より高濃度
のソース及びドレイン領域と、 前記動作層と前記ソース領域との間に形成されたソース
側中間濃度層と、 前記動作層と前記ドレイン領域との間に形成されたドレ
イン側中間濃度層と、を備え、 前記ドレイン側中間濃度層は、前記ソース側中間濃度層
よりも低濃度かつ深さ方向に厚い層に形成される、 ことを特徴とするショットキ接合型電界効果トランジス
タ。 - 【請求項２】請求項１記載のショットキ接合型電界効果
トランジスタにおいて、 前記ドレイン側中間濃度層が、前記動作層と同一の深さ
までは前記動作層より低濃度であり、かつ前記動作層よ
り深さ方向に厚い層となる、ことを特徴とするショット
キ接合型電界効果トランジスタ。 - 【請求項３】請求項１または２記載のショットキ接合型
電界効果トランジスタにおいて、 前記動作層の下部に、更に、前記動作層とは異なる型の
不純物層が形成される、ことを特徴とするショットキ接
合型電界効果トランジスタ。 - 【請求項４】請求項１乃至３のいずれか１つに記載した
ショットキ接合型電界効果トランジスタにおいて、 前記ドレイン側中間濃度層のうちの、前記動作層と同等
の厚みの領域に、キャリア濃度を低下させるよう動作層
とは異なる型の不純物をイオン注入する、 ことを特徴とするショットキ接合型電界効果トランジス
タ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02832094A JP3335245B2 (ja) | 1994-02-25 | 1994-02-25 | ショットキ接合型電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02832094A JP3335245B2 (ja) | 1994-02-25 | 1994-02-25 | ショットキ接合型電界効果トランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07235553A JPH07235553A (ja) | 1995-09-05 |
| JP3335245B2 true JP3335245B2 (ja) | 2002-10-15 |
Family
ID=12245329
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
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