JPH0442832B2 - - Google Patents
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- JPH0442832B2 JPH0442832B2 JP62120654A JP12065487A JPH0442832B2 JP H0442832 B2 JPH0442832 B2 JP H0442832B2 JP 62120654 A JP62120654 A JP 62120654A JP 12065487 A JP12065487 A JP 12065487A JP H0442832 B2 JPH0442832 B2 JP H0442832B2
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- JP
- Japan
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- semiconductor device
- polycrystalline silicon
- collector
- silicon layer
- memory cell
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
- H10B10/10—SRAM devices comprising bipolar components
Landscapes
- Bipolar Transistors (AREA)
- Semiconductor Integrated Circuits (AREA)
- Bipolar Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
この発明はバイポーラ型の半導体装置に関する
もので、特にシヨツトキー・バリア・ダイオード
を有する負荷切替型のメモリセルに使用されるも
のである。
もので、特にシヨツトキー・バリア・ダイオード
を有する負荷切替型のメモリセルに使用されるも
のである。
（従来の技術）
一般に、半導体記憶装置を高速動作させるため
には、メモリセルを大きな読出し電流IRで作動せ
しめ、メモリセル、メモリセルアレイ、センス回
路等における各ノードを高速で充放電する必要が
ある。一方、半導体記憶装置の大容量化を図るた
めには、情報を保持するために全てのメモリセル
に常時流す情報保持電流Istをできるだけ小さく
し、消費電力の低減を図る必要がある。換言すれ
ば、上記読出し電流IRと情報保持電流Istの比を大
きくとれるメモリセルが高速化と大容量化を両立
させ得るといえる。
には、メモリセルを大きな読出し電流IRで作動せ
しめ、メモリセル、メモリセルアレイ、センス回
路等における各ノードを高速で充放電する必要が
ある。一方、半導体記憶装置の大容量化を図るた
めには、情報を保持するために全てのメモリセル
に常時流す情報保持電流Istをできるだけ小さく
し、消費電力の低減を図る必要がある。換言すれ
ば、上記読出し電流IRと情報保持電流Istの比を大
きくとれるメモリセルが高速化と大容量化を両立
させ得るといえる。
ところで従来、高速化を図れる半導体記憶装置
として、IEEE INTERNATIONAL SOLID−
STATE CIRCUITS CONFERENCE（1979年）
におけるM.Inadachi等による“Ａ 6ns 4Kb
Bipolar RAM using Switched Load Resistor
Memory Cell”、同じくIEEE
INTERNATIONAL SOLID−STATE
CIRCUITS CONFERENCE（1983年）のJ.
Nokubo等による“Ａ 4.5ns Access Time1K
×4b ECL RAM”に第２図に示すような回路構
成のメモリセルが提案されている。このメモリセ
ルはシヨツトキー・バリア・ダイオード（以下
SBDと略称する）を用いて負荷の大きさを切替
える方式のメモリセルで、ベース、コレクタ間が
クロスカツプルに接続されたマルチエミツタトラ
ンジスタTr1、Tr2、これらトランジスタTr1、
Tr2の各コレクタと端子１０間にそれぞれ接続さ
れる高抵抗素子RH1、RH2、上記トランジスタ
Tr1、Tr2の各コレクタと端子１０間にそれぞれ
直列接続される低抵抗素子RL1とSBD1およびRL2
とSBD2とから構成されている。そして、非選択
時には情報保持電流Istが記憶情報に応じて高抵
抗素子RH1あるいはRH2側に流れるが、これによ
る電圧降下「Ist×RH」は小さいのでSBD1あるい
はSBD2は導通しない。これに対し、選択されて
読出し電流IRが流れると記憶情報に応じてSBD1
あるいはSBD2が導通し、読出し電流IRの大部分
は低抵抗素子RL1またはRL2側を流れるようにな
る。つまり、読出し電流IRが流れることにより抵
抗RH1、RH2とRLl、RL2との切替えが自動的に行な
われる。なお、上記読出し電流と情報保持電流の
比IR／Istは、抵抗素子RH1、RH2とRL1、RL2との
抵抗値の設定により広範囲に選択できる。
として、IEEE INTERNATIONAL SOLID−
STATE CIRCUITS CONFERENCE（1979年）
におけるM.Inadachi等による“Ａ 6ns 4Kb
Bipolar RAM using Switched Load Resistor
Memory Cell”、同じくIEEE
INTERNATIONAL SOLID−STATE
CIRCUITS CONFERENCE（1983年）のJ.
Nokubo等による“Ａ 4.5ns Access Time1K
×4b ECL RAM”に第２図に示すような回路構
成のメモリセルが提案されている。このメモリセ
ルはシヨツトキー・バリア・ダイオード（以下
SBDと略称する）を用いて負荷の大きさを切替
える方式のメモリセルで、ベース、コレクタ間が
クロスカツプルに接続されたマルチエミツタトラ
ンジスタTr1、Tr2、これらトランジスタTr1、
Tr2の各コレクタと端子１０間にそれぞれ接続さ
れる高抵抗素子RH1、RH2、上記トランジスタ
Tr1、Tr2の各コレクタと端子１０間にそれぞれ
直列接続される低抵抗素子RL1とSBD1およびRL2
とSBD2とから構成されている。そして、非選択
時には情報保持電流Istが記憶情報に応じて高抵
抗素子RH1あるいはRH2側に流れるが、これによ
る電圧降下「Ist×RH」は小さいのでSBD1あるい
はSBD2は導通しない。これに対し、選択されて
読出し電流IRが流れると記憶情報に応じてSBD1
あるいはSBD2が導通し、読出し電流IRの大部分
は低抵抗素子RL1またはRL2側を流れるようにな
る。つまり、読出し電流IRが流れることにより抵
抗RH1、RH2とRLl、RL2との切替えが自動的に行な
われる。なお、上記読出し電流と情報保持電流の
比IR／Istは、抵抗素子RH1、RH2とRL1、RL2との
抵抗値の設定により広範囲に選択できる。
第３図は、上記第２図に示したメモリセルにお
けるトランジスタTr1、抵抗素子RH1、RL1および
シヨツトキー・バリアダイオードSBD1の断面構
成図である。第３図において、１１はp-型のシ
リコン基板、１２は低抗素子RL1となるn+型の埋
込み層、１３1，１３2はn-型のエピタキシヤル層
で、エピタキシヤル層１３1がトランジスタTr1
のコレクタ領域となる。また、１４，１４は素子
分離用のフイールド酸化膜、１５は高抵抗素子
RH1となるp-型の拡散層、１６1はｐ型のベース領
域、１６2はｐ型のコンタクト領域、１７，１７
はn+型のエミツタ領域、１８はベース電極、１
９，１９はエミツタ電極、２０は上記n-型のエ
ピタキシヤル層１３1との接合によりSBD1を形成
するシヨツトキー・メタルである。
けるトランジスタTr1、抵抗素子RH1、RL1および
シヨツトキー・バリアダイオードSBD1の断面構
成図である。第３図において、１１はp-型のシ
リコン基板、１２は低抗素子RL1となるn+型の埋
込み層、１３1，１３2はn-型のエピタキシヤル層
で、エピタキシヤル層１３1がトランジスタTr1
のコレクタ領域となる。また、１４，１４は素子
分離用のフイールド酸化膜、１５は高抵抗素子
RH1となるp-型の拡散層、１６1はｐ型のベース領
域、１６2はｐ型のコンタクト領域、１７，１７
はn+型のエミツタ領域、１８はベース電極、１
９，１９はエミツタ電極、２０は上記n-型のエ
ピタキシヤル層１３1との接合によりSBD1を形成
するシヨツトキー・メタルである。
しかし、上記のような構成では、SBD1と高抵
抗素子RH1をシリコン基板１１の表面に形成して
いるため、メモリセルのパターン面積が大きくな
つて大容量化を妨げる要因となる。しかも、上記
負荷切替用のSBD1、SBD2は、α線によるソフ
ト・エラー等を防ぐためにシヨツトキー・バリア
の接合容量を大きく取る必要あり、ある程度大き
な面積を必要とする。また上記IR／Istの比を大き
く取るためには高抵抗RH1、RH2の抵抗値を大き
く設定しなければならず、p-型拡散層１５にも
大きな面積が必要である。このためますます大容
量化が困難となる。
抗素子RH1をシリコン基板１１の表面に形成して
いるため、メモリセルのパターン面積が大きくな
つて大容量化を妨げる要因となる。しかも、上記
負荷切替用のSBD1、SBD2は、α線によるソフ
ト・エラー等を防ぐためにシヨツトキー・バリア
の接合容量を大きく取る必要あり、ある程度大き
な面積を必要とする。また上記IR／Istの比を大き
く取るためには高抵抗RH1、RH2の抵抗値を大き
く設定しなければならず、p-型拡散層１５にも
大きな面積が必要である。このためますます大容
量化が困難となる。
（発明が解決しようとする問題点）
上述したように、従来のSBD負荷切替型のメ
モリセルは、SBDと高抵抗素子をシリコン基板
の表面に形成しているため、メモリセルのパター
ン面積が大きくなつて大容量化が困難な欠点があ
る。また、ソフト・エラーに対する耐性を確保す
るためにも微細化には限度がある。
モリセルは、SBDと高抵抗素子をシリコン基板
の表面に形成しているため、メモリセルのパター
ン面積が大きくなつて大容量化が困難な欠点があ
る。また、ソフト・エラーに対する耐性を確保す
るためにも微細化には限度がある。
この発明は上記のような事情に鑑みてなされた
もので、その目的とするところは、高速動作性を
損うことなくメモリセルのパターン面積を縮小し
て大容量化を図れるとともに、微細化してもソフ
ト・エラー耐性を向上できる半導体装置を提供す
ることである。
もので、その目的とするところは、高速動作性を
損うことなくメモリセルのパターン面積を縮小し
て大容量化を図れるとともに、微細化してもソフ
ト・エラー耐性を向上できる半導体装置を提供す
ることである。
［発明の構成］
（問題点を解決するための手段と作用）
すなわち、この発明においては、上記の目的を
達成するために、シヨツトキー・バリア接合上に
絶縁膜を形成し、この絶縁膜上に多結晶シリコン
層から成る高抵抗素子を形成している。
達成するために、シヨツトキー・バリア接合上に
絶縁膜を形成し、この絶縁膜上に多結晶シリコン
層から成る高抵抗素子を形成している。
このような構成では、シヨツトキー・バリア・
ダイオードと高抵抗素子とを積層形成しているの
で、従来のようにシヨツトキー・バリア・ダイオ
ードと高抵抗素子とを同一平面上に形成するもの
に比べてメモリセルのパターン面積を縮小でき
る。また、シヨツトキー・バリア・ダイオード上
に高抵抗素子が形成されており、この高抵抗素子
でシヨツトキー・バリア・ダイオードを保護でき
るので、接合容量を大きく設定することなくソフ
ト・エラー耐性を向上できる。
ダイオードと高抵抗素子とを積層形成しているの
で、従来のようにシヨツトキー・バリア・ダイオ
ードと高抵抗素子とを同一平面上に形成するもの
に比べてメモリセルのパターン面積を縮小でき
る。また、シヨツトキー・バリア・ダイオード上
に高抵抗素子が形成されており、この高抵抗素子
でシヨツトキー・バリア・ダイオードを保護でき
るので、接合容量を大きく設定することなくソフ
ト・エラー耐性を向上できる。
（実施例）
以下、この発明の一実施例について図面を参照
して説明する。第１図ａ〜ｃはメモリセルの構成
を示すもので、ａ図はパターン平面図、ｂ図はａ
図のＸ−X′線に沿つた断面構成図、ｃ図はａ図
のＹ−Y′線に沿つた断面構成図である。この第
１図の構成は、回路的には前記第２図と同じにな
つている。第１図において、２１はp-型のシリ
コン基板、２２は抵抗素子RL1としてのn+型の埋
込み層、２３1，２３2はn-型のエピタキシヤル層
で、エピタキシヤル層２３1がトランジスタTr1
のコレクタ領域となる。２４はコレクタ抵抗低減
用のn+型拡散層、２５，２５は素子分離用のフ
イールド酸化膜、２６はベース引出し電極、２７
は外部ベース領域（p+型）、２８1，２８2はシヨ
ツトキー・メタルで、シヨツトキー・メタル２８
１と上記n-型のエピタキシヤル層２３2とによつて
SBD1が形成される。また、２９は高抵抗素子
RH1としての多結晶シリコン層、３０はSBD1の
アノードを端子１０に接続するための金属電極、
３１はトランジスタTr1のベースとトランジスタ
Tr2のコレクタを接続するためのポリシリコン配
線、３２，３２は上記ポリシリコン配線３１と同
一のポリシリコン層から成るエミツタ電極、３
３，３３はｐ型ベース領域、３４，３４はn+型
エミツタ領域、３５は上記ポリシリコン配線３１
と同一のポリシリコン層から成るコレクタ電極
で、この構造は以下に記すようにして形成され
る。
して説明する。第１図ａ〜ｃはメモリセルの構成
を示すもので、ａ図はパターン平面図、ｂ図はａ
図のＸ−X′線に沿つた断面構成図、ｃ図はａ図
のＹ−Y′線に沿つた断面構成図である。この第
１図の構成は、回路的には前記第２図と同じにな
つている。第１図において、２１はp-型のシリ
コン基板、２２は抵抗素子RL1としてのn+型の埋
込み層、２３1，２３2はn-型のエピタキシヤル層
で、エピタキシヤル層２３1がトランジスタTr1
のコレクタ領域となる。２４はコレクタ抵抗低減
用のn+型拡散層、２５，２５は素子分離用のフ
イールド酸化膜、２６はベース引出し電極、２７
は外部ベース領域（p+型）、２８1，２８2はシヨ
ツトキー・メタルで、シヨツトキー・メタル２８
１と上記n-型のエピタキシヤル層２３2とによつて
SBD1が形成される。また、２９は高抵抗素子
RH1としての多結晶シリコン層、３０はSBD1の
アノードを端子１０に接続するための金属電極、
３１はトランジスタTr1のベースとトランジスタ
Tr2のコレクタを接続するためのポリシリコン配
線、３２，３２は上記ポリシリコン配線３１と同
一のポリシリコン層から成るエミツタ電極、３
３，３３はｐ型ベース領域、３４，３４はn+型
エミツタ領域、３５は上記ポリシリコン配線３１
と同一のポリシリコン層から成るコレクタ電極
で、この構造は以下に記すようにして形成され
る。
まず、ｐ型のシリコン基板２１上に選択的に
n+型の埋込み層２２を形成した後、エピタキシ
ヤル成長法により全面にn-型の単結晶シリコン
層（エピタキシヤル層）２３1，２３2を形成す
る。また、コレクタ電極３５の形成予定領域の一
部の領域下にはn+型拡散層２４を形成すること
によりコレクタ抵抗を低減する。
n+型の埋込み層２２を形成した後、エピタキシ
ヤル成長法により全面にn-型の単結晶シリコン
層（エピタキシヤル層）２３1，２３2を形成す
る。また、コレクタ電極３５の形成予定領域の一
部の領域下にはn+型拡散層２４を形成すること
によりコレクタ抵抗を低減する。
次に、素子分離を行なう。この素子分離方法と
しては種々の方法があり、ここでは埋込みのフイ
ールド酸化膜２５によつて素子分離を行なつた例
を示している。続いて、ベース引出し電極２６を
多結晶シリコン層により形成する。そして、この
ベース取出し電極２６にボロン等のｐ型拡散源と
なる不純物イオンを注入し、このベース引出し電
極２６を拡散源としてｐ型の不純物を拡散して外
部ベース領域２７を形成する。次に、n-型エピ
タキシヤル層２３2上とベース引出し電極２６上
の絶縁膜の一部に開口を形成し、エピタキシヤル
層２３2上およびベース引出し電極２６上にシヨ
ツトキー・メタル２８1・２８2をそれぞれ形成
し、このシヨツトキー・メタル２８1と上記エピ
タキシヤル層２３2とでシヨツトキー接合を形成
する。上記シヨツトキー・メタル２８1，２８2と
しては、後処理のことを考えるとTi、Ｗ等の高
融点金属、PtSi、TiSi2WSi2、MoSi2等の高融点
シリサイドが望ましい。この際、ベース引出し電
極２６を高濃度の多結晶シリコン層で形成してい
るので、ベース引出し電極２６とシヨツトキー・
メタル２８2の間で良好なオーミツクコンタクト
が得られる。
しては種々の方法があり、ここでは埋込みのフイ
ールド酸化膜２５によつて素子分離を行なつた例
を示している。続いて、ベース引出し電極２６を
多結晶シリコン層により形成する。そして、この
ベース取出し電極２６にボロン等のｐ型拡散源と
なる不純物イオンを注入し、このベース引出し電
極２６を拡散源としてｐ型の不純物を拡散して外
部ベース領域２７を形成する。次に、n-型エピ
タキシヤル層２３2上とベース引出し電極２６上
の絶縁膜の一部に開口を形成し、エピタキシヤル
層２３2上およびベース引出し電極２６上にシヨ
ツトキー・メタル２８1・２８2をそれぞれ形成
し、このシヨツトキー・メタル２８1と上記エピ
タキシヤル層２３2とでシヨツトキー接合を形成
する。上記シヨツトキー・メタル２８1，２８2と
しては、後処理のことを考えるとTi、Ｗ等の高
融点金属、PtSi、TiSi2WSi2、MoSi2等の高融点
シリサイドが望ましい。この際、ベース引出し電
極２６を高濃度の多結晶シリコン層で形成してい
るので、ベース引出し電極２６とシヨツトキー・
メタル２８2の間で良好なオーミツクコンタクト
が得られる。
次に、シヨツトキー・メタル電極２８1，２８2
上の絶縁膜の一部に開口を形成し、これらの電極
２８1，２８2上に多結晶シリコン層２９を形成す
る。そして、この多結晶シリコン層２９に例えば
ボロンを加速電圧35KeV、ドーズ量１×1013／cm2
の条件でイオン注入してシート抵抗が数KΩの高
抵抗素子RH1を得る。
上の絶縁膜の一部に開口を形成し、これらの電極
２８1，２８2上に多結晶シリコン層２９を形成す
る。そして、この多結晶シリコン層２９に例えば
ボロンを加速電圧35KeV、ドーズ量１×1013／cm2
の条件でイオン注入してシート抵抗が数KΩの高
抵抗素子RH1を得る。
更に、エミツタ形成予定領域およびコレクタ形
成予定領域上の絶縁膜に開口を形成し、エミツタ
電極３２，３２をn+型の多結晶シリコン層で形
成するとともに、コレクタ抵抗低減用のn+型拡
散層２４とベース引出し電極２６上のシヨツトキ
ー・メタル２８2との間の配線３１を同一のn+型
多結晶シリコン層で形成した後、このn+型多結
晶シリコン層（エミツタ電極３２）を拡散源とし
てn+型の拡散層から成るエミツタ領域３４，３
４を形成することによつてメモリセルが完成す
る。なお、上記配線（n+型の多結晶シリコン層）
３１とベース引出し電極２６との間には、シヨツ
トキー・メタル２８2が介在されているので良好
なオーミツクコンタクトが得られる。
成予定領域上の絶縁膜に開口を形成し、エミツタ
電極３２，３２をn+型の多結晶シリコン層で形
成するとともに、コレクタ抵抗低減用のn+型拡
散層２４とベース引出し電極２６上のシヨツトキ
ー・メタル２８2との間の配線３１を同一のn+型
多結晶シリコン層で形成した後、このn+型多結
晶シリコン層（エミツタ電極３２）を拡散源とし
てn+型の拡散層から成るエミツタ領域３４，３
４を形成することによつてメモリセルが完成す
る。なお、上記配線（n+型の多結晶シリコン層）
３１とベース引出し電極２６との間には、シヨツ
トキー・メタル２８2が介在されているので良好
なオーミツクコンタクトが得られる。
このような構成によれば、シヨツトキー接合上
に絶縁膜を形成し、この絶縁膜上に多結晶シリコ
ン層から成る高抵抗素子を形成しているので、シ
リコン基板２１の表面に形成した拡散層で高抵抗
素子を形成する従来のメモリセルに比してパター
ン面積の縮小を図れる。また、シヨツトキー・バ
リア・ダイオード上に高抵抗素子が形成されてお
り、この高抵抗素子でシヨツトキー・バリア・ダ
イオードを保護できるので、接合容量を大きく設
定することなくソフト・エラー耐性を向上でき
る。さらに、npnトランジスタの各電極の引出し
に多結晶シリコン層を用い、この多結晶シリコン
層をメモリセル間の配線に用いているのでこの配
線部も抵抗として用いることができ高抵抗素子
RHの抵抗値を大きくできる。
に絶縁膜を形成し、この絶縁膜上に多結晶シリコ
ン層から成る高抵抗素子を形成しているので、シ
リコン基板２１の表面に形成した拡散層で高抵抗
素子を形成する従来のメモリセルに比してパター
ン面積の縮小を図れる。また、シヨツトキー・バ
リア・ダイオード上に高抵抗素子が形成されてお
り、この高抵抗素子でシヨツトキー・バリア・ダ
イオードを保護できるので、接合容量を大きく設
定することなくソフト・エラー耐性を向上でき
る。さらに、npnトランジスタの各電極の引出し
に多結晶シリコン層を用い、この多結晶シリコン
層をメモリセル間の配線に用いているのでこの配
線部も抵抗として用いることができ高抵抗素子
RHの抵抗値を大きくできる。
なお、上記実施例では多結晶シリコン層により
ベース引出し電極２６およびエミツタ電極３２，
３２を形成したが、多結晶シリコンの代わりに
MoSi2、TiSi2、WSi2等の金属ポリサイドや高融
点金属を使用すれば配線抵抗を低減でき、更に性
能を向上できる。
ベース引出し電極２６およびエミツタ電極３２，
３２を形成したが、多結晶シリコンの代わりに
MoSi2、TiSi2、WSi2等の金属ポリサイドや高融
点金属を使用すれば配線抵抗を低減でき、更に性
能を向上できる。
［発明の効果］
以上説明したようにこの発明によれば、高速動
作性を損うことなくメモリセルのパターン面積を
縮小して大容量化を図れるとともに、微細化して
もソフト・エラー耐性を向上できる半導体装置が
得られる。
作性を損うことなくメモリセルのパターン面積を
縮小して大容量化を図れるとともに、微細化して
もソフト・エラー耐性を向上できる半導体装置が
得られる。
第１図はこの発明の一実施例に係わる半導体装
置について説明するための図、第２図および第３
図はそれぞれ従来の半導体装置について説明する
ための図である。 ２６……ベース引出し電極、２８2……シヨツ
トキー・メタル電極、２９……多結晶シリコン層
（高抵抗素子）、３１……ポリシリコン配線、３
２，３２……エミツタ電極。
置について説明するための図、第２図および第３
図はそれぞれ従来の半導体装置について説明する
ための図である。 ２６……ベース引出し電極、２８2……シヨツ
トキー・メタル電極、２９……多結晶シリコン層
（高抵抗素子）、３１……ポリシリコン配線、３
２，３２……エミツタ電極。
Claims (1)
- 【特許請求の範囲】 １ バイポーラトランジスタと、このバイポーラ
トランジスタの負荷として働くシヨツトキー・バ
リア・ダイオードとを有する半導体装置におい
て、シヨツトキー・バリア・ダイオードを形成す
るシヨツトキー・メタル電極上に形成される絶縁
膜と、この絶縁膜上に形成され上記シヨツトキ
ー・バリア・ダイオードから上記バイポーラトラ
ンジスタへ流れる電流を低減するための抵抗素子
とを具備することを特徴とする半導体装置。 ２ 前記シヨツトキー・バリア・ダイオードは、
負荷切替型メモリセルの負荷であり、前記抵抗素
子は高抵抗値を有する多結晶シリコン層から成る
ことを特徴とする特許請求の範囲第１項記載の半
導体装置。 ３ 前記負荷切替型メモリセルを構成する一対の
トランジスタのベース、コレクタ、エミツタをそ
れぞれ多結晶シリコン層を用いて導出し、この多
結晶シリコン層をこれら一対のトランジスタ間の
コレクタとベースとをそれぞれ相互接続するため
の配線として用いることを特徴とする特許請求の
範囲第２項記載の半導体装置。 ４ 前記負荷切替型メモリセルを構成する一対の
トランジスタのベース、コレクタ、エミツタをそ
れぞれ高融点金属あるいは金属ポリサイド層を用
いて導出することを特徴とする特許請求の範囲第
２項記載の半導体装置。 ５ 前記ベース導出用の多結晶シリコン層とエミ
ツタ、コレクタ導出用配線との間でオーミツクコ
ンタクトを得るために、シヨツトキー・バリア・
ダイオードを形成するためのシヨツトキー・メタ
ル電極と同一の金属層を用いることを特徴とする
特許請求の範囲第３項記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62120654A JPS63285967A (ja) | 1987-05-18 | 1987-05-18 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62120654A JPS63285967A (ja) | 1987-05-18 | 1987-05-18 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63285967A JPS63285967A (ja) | 1988-11-22 |
| JPH0442832B2 true JPH0442832B2 (ja) | 1992-07-14 |
Family
ID=14791581
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62120654A Granted JPS63285967A (ja) | 1987-05-18 | 1987-05-18 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63285967A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2701551B2 (ja) * | 1991-02-07 | 1998-01-21 | 日本電気株式会社 | 半導体装置の製造方法 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS594203A (ja) * | 1982-06-29 | 1984-01-11 | Fujitsu Ltd | 誘電体フイルタ |
| JPS6098902U (ja) * | 1983-12-09 | 1985-07-05 | 富士電気化学株式会社 | 誘電体フイルタ |
-
1987
- 1987-05-18 JP JP62120654A patent/JPS63285967A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63285967A (ja) | 1988-11-22 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |