JPS58108768A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （１）発明の技術分野 本発明は半導体記憶装置に関し、特にＰＮＰＮ　）ラン
ジスタで構成されたバイポーラスタティックメモリセル
を１するＲＡＭ　（ランダム・アクセス・メモリ）にお
いてセルのＮＰＮ　）ランジスタの’ｔｌＬｋ増巾率ｆ
’　ｆｊｉ制御することによ！ｌｌ動作の高速化をはか
った半導体記憶装置に関する。

（２）技術の背景 バイポーラスタティックメモリの記憶容量の大容量化に
伴ない、保持電流全減少して消費電力を低減することが
益々重要な課題となって来ており、消費電力を低減する
手段としてＰＮＰＮ　トランジスタを用いたメモリセル
が知られている。一方、保持電流が小になるとワード線
の立下りが遅くなりアクセスタイムが大になって動作速
度に悪影響を局えるため、選択的にワード線に放電電流
を流すことが試みられている。

ところがＰＮＰＮメモリセルは、特願昭第５６−６４４
４５で述べたように、半選択セルの検出トランジスタが
逆動作し放電電流の一部をビット線りランゾ回路に流し
てしまい、ワード線の立下りに十分な効果を発揮できな
い。特願昭第５６−６４４４５ではビットクランプレベ
ルを下げてこの問題を解決しようとしたが牛導体コラム
内のシンクを流の影曽が現われる問題がある。

（３）従来技術と問題点 以下、第１図ないし第６図に基づいて従来技術とその問
題点を説明する。

第１図はＰＮＰＮ　）ランジスタで構成した周知のバイ
ポーラメモリセルの等価回路図である。ｋ＋ｘ図におい
て、ＰＮＰ）ランノスタＱ１とＮＰＮ　）ランジスタＱ
３は第１のＰＮＰＮ　）ランジスタを構成しておＪ、Ｐ
ＮＰ）ランノスタＱ２とＮＰＮ　トランジスタＱ４は第
２のＰＮＰＮ　）ランジスタを構成しており、第１のＰ
ＮＰＮ　）ランジスタと第２のＰＮＰＮ）ラン）スタは
又差結合している。このメモリセルへの情報の１込みは
ビット線Ｂ、またはＢ１に書込み情報を印加して第１の
ＰＮＰＮ　）ランジスタまたは第２のＰＮＰＮ　）ラン
ノスタのいずれかを導通させることにより行なう。トラ
ンジスタＱ３を導通させるためにはトランジスタＱ５に
、トランジスタＱ４を導通させるためにはトランジスタ
Ｑ６に電流を流せばよい。第１のＰＮＰＮトランジスタ
が導通しているか、第２のＰＮＰＮ　トランジスタが導
通しているかで、２つの状態がそれぞれ情報として保持
される。保持された情報の絖出しはトランジスタＱ５ま
たはＱａを通じてビット線ＢＯ−またはＢ、から検出（
＝読出し）される。したがって、以下、トランジスタＱ
ｓ　　、ＱａをＲ（Ｒｅａｄ　）　／　Ｗ　（Ｗｒ　ｉ
　ｔｅ）用トランジスタと称し、トランジスタＱ３　　
、Ｑ４を保持用トランジスタと称する。。

第２図は第１図に示した第１のＰＮＰＮ　）ランゾスタ
の構造を示す鵬面図である。第１図において、ｐｍ基板
１上にｎ＋型の埋込層２が形成されており、第１のＰＮ
ＰＮ　トランジスタの素子領域の両側に分離領域３，４
が形成されており、ｎｍ埋込層１の上に、トランジスタ
Ｑ３　、Ｑｌｌのコレクタ領域となるｎ型領域５が形成
されており、ｎ型領域５０表面で分離領域３の側にＰＮ
Ｐ　）ランジスタＱｌαミッタ領域となるｐ型領域６が
形成されており、ｎ型領域５の表面で素子領域の中央部
にトランジスタＱｓ　　、Ｑｓのベース領域となるｐ型
領域７が形成されており、そのｐ型領域７の表面に４　
トランジスタＱ３のエミッタ領域となるｎ十型領域８と
トランジスタＱｓのエミッタ領域となるｎ十型領域９と
が形成されている。領域５〜９０表面にはそれぞれ電極
が設けられており、各電極はそれぞれ、トランジスタＱ
３およびＱａのコレクタＣＢ　　、Ｃ５＊ワードＩＩＪ
Ｉ　Ｗ　ｔ　、）ランジスタＱ３およびＱｓのペースＢ
３　、Ｂ６、トランジスタＱｓのエミッタＥ３＋トラン
ノスタＱａのエミッタＥＩＩＫ接続されている。題域５
．６および７で横力向ＰＮＰ　）ランジスタＱ１が形成
されており、領域８，７．５および２で縦方向ＮＰＮ　
）ランノスタＱ３が形成されておジ、Ｒ１Ｗ用トランジ
スタＱ６は縦方向ＮＰＮ　）ランジスタＱ３とコレクタ
、およびペース全共通にして、同一ベース剣Ｉ域内にマ
ルチエミッタとして形成されている。

ＰＮＰＮセルは周知の通りＰＮＰＮの導通条件、すなわ
ち αＰＤＰ十αＮＰ、Ｎ＞１ が満たされるとき情報の保持がｂ］能となる。ここでα
ｌ’ＮＰはＰＮＰ　）ランジスタＱｔまｆｃはＱ！のベ
ース接地電流増幅率でおり、αＮＰＭはＮＰＮ　）うｙ
ジスタロ３またはＱ４のペース接地電流増幅率である、
通常の製造条件によればαＰＩＰ＞０．８、αＭｐＨ＝
１の値を持つため、上記条件はかなり低電流領域におい
ても満足されるので、従来のセルに比べ１〜２桁小さい
保持電流によって情報の保持が可能である。したがって
ＰＮＰＮセルは低電力ＲＡＭ、および太容ｉ　ＲＡＭに
適している。

第３図は第１図に示したＰＮＰＮセルを用いて構成した
セルアレイの要部を示す回路図である。第３図において
、トランジスタＱＸｌｌＱＸ２はワード線ＷＡ、ＷＢの
駆動用であり、各々のペースに選択時にはハイレベル電
圧ＶＸＨが、非選択時にはローレベル電、圧ＶＸＬが与
えられる。また、■□は保持型４流源である。

ＰＮＰＮ　トランジスタを用いて第３図に示したような
セルアレイを構成した場合、次の問題点が存在する。

第１の問題点は次の通りである。上述したようにＰＮＰ
Ｎセルは微少電流で情報保持が可能なため、第３図の保
持電流工□は従来セルに比べて１〜２桁小さい。したが
ってワード列の選択から非選択の立下り時に、第３図に
示すセル内の寄生容量（王にコレクタ・基板間容量）Ｃ
ｏ　、Ｃｘｋ放電する′電流値が非常に小さいことにな
り放電時ｆ’ｄｔが長くなる。選択から非選択への回復
が遅いと次に選択されるワード列とｔ位的に同等の時間
が生じて一柚の二重選択状態となり、胱出しサイクルで
は読出し時間の遅れが、書込みサイクルでは１込み誤動
作発生の危険性が生じる。したがって、ＰＮＰＮセルの
低電力性の利点を失なわずに上記−１選択の危険性ｋｍ
けるためには、種々の公升例（例えば％願昭５４−１１
０７２０．ぐ特開昭５６−３７８８４　＞）が示すよう
なワード線数′酸回路を設け、選択から非選択へ変化す
るワード線のみに放電餉′流ＩＤｌ１１を供給する必要
がある。特に、大容１４ＲＡＭになればなるほど、この
ワード線放電回路は必須になってくる。

第２の問題点は、Ｒ／Ｗ用トランノスタの逆動作モード
によって生じる問題である。第４図によってこれヲ駅、
明する。第４図はＰＮＩ）Ｎセルのうち非導通状態側の
ＰＮｉＮ′４ルを省略し、導通状態側のＰＮＰＮセルの
みを示した回路図である。導通状態にあるＰＮＰＮセル
は円ＪＰ　）ランジスタＱ、、ＮＰＮトランジスタＱ３
とも飽和状態にあり両者ともペース・コレクタ接合は順
バイアス状態にある。したがって、トランジスタＱ３の
ペースおよびコレクタを共鳴するＲ／Ｗ川ト用ンジスタ
Ｑｓはそのエミッタが逆バイアスされるとコレクタとし
て動作し本来のコレクタかエミッタとして動作する逆動
作モードになる。その結果、トランジスタＱｉのエミッ
タには電流が流れ込む。第４乏［にはこの電流を’　８
ＮＫで表わしである。このｌ□えの源は保持電流ＩＨで
あり、 ｉ＋ｕｉｘ＝γ０ｉＨ で表わされる。ここでγはγくｌであり、保持電流１の
何割が１ｌｌＮＫとなるかの割合を示す定数である。な
お、１８ＮＫが′；＃在すると第４図に示すようにＰＮ
Ｐ　）ランジスタＱ１のエミッタ電流は１Ｈ−１８ＮＫ
となり、１８ＮＫが大きくなれはなる１１とエミッタ電
流は小となる。ところで、１ｉｌＮＫはセルアレイにお
いて次に述べる悪影智をもたらす。第３図に戻ってこれ
を説明する。上述したように、選択ワード線の電位は非
選択ワード線のそれより高いので、各ビットｌｔＭｉ１
位は選択ワード列のセルから決定され、その結果非選択
ワード列にあるセ　ルのＲ／Ｗ用トランジスタＱｓのエ
ミッタは全て逆バイアスされ導通状態にあるビット線側
に１８ＮＫを流出させる。第３図において非選択セルＣ
ｅＨはビット線Ｂ、側に導通していた場合であり、選択
セルＣｅ２ｎは逆にビット線Ｂｌ側に導通していた場合
である。このように、全ての非選択ワード列のセルから
流出した１　８ＮＫは選択ワード列のセルを通して選択
ワード線（第３図においてはＷＡｔ）で表わされる。こ
こでＮは非選択ワード列の全てのセル数である。ＩＩＩ
ＮＫは選択ワード電位を降下させる。これはワード線電
流が犬となるためワード線駆動用トランジスタのペース
ｔ　＃Ｌおよびエミッタ′１ｉｌｆ流が人となり、ペー
ス電位の降下およびペース・エミッタ間の電位差の増大
をもたらすためである。−力、非選択ワード線電位は第
４図について前述した如く、逆にワード線電流は１８Ｎ
Ｋによつて減少する方向でおり、シたがってワード線−
位としては止弁する方向である。すなわち、ｉｇａＫは
ワード線電位の選択電位と非選択電位のマージンを狭め
る悪影響をもたらす結果となる。さらにもう一つの１ｌ
ｌＮＫの悪影響は選択ワード線に集合するｌ５ＩＮＫに
よりワード線の負荷電流を増大させる結果となるのでワ
ード綜駆動トランジスタの駆動能力が低下しスイッチン
グスピードが遅くなり結果としてＲＡＭの読出し時間の
珈大をもたらす。以上Ｄ１８□悪影響はセル数が大とな
る大容量ＲＡＭになれはなるほど問題となる。この１ｌ
ｌｌｌＫの悪影普に対する対策は第３図において選択ビ
ット線列以外のビット線を全て選択ワード列のセルから
決定されるビット線電位よりさらに高い電位で外部より
クランプし１８ＮＫ　ｋそのフランジ回路の方から流れ
るようにすればよい。（読出しはセルの内部電位を検出
するため選択ビット線列はクランプ１〜てし１うと続出
しができな□くなってしまう。）この対策によ！１ｌ１
８ＮＫの影響は選択ビット列に集合するｔｓｎえだけの
問題となりその影曽を無視できるーまでに改善される。

以上、ＰＮＰＮセルでセルアレイを構成したときの問題
点、すなわちワード線放電の問題、及び１ｌｌＮＫの問
題について対策した従来のセルフレイの構成回路図を第
５図に要部のみ示す。

以下余白 第５図にお−で各ワード線の下側に接続されるダイオー
ドＤＩ　、Ｄ２は放電電流Ｉ□を選択ワード線に供給す
るものである。また各ビット線に接続されるトランジス
タＱＢ１１　ｔ　ＱＢ１２　’　ＱＢｎ１’ＱＢ、、□
は規準電位Ｖ。Ｌよりビット線を高電位にクランプする
ものである。トランジスタＱＹ１１１ＱＹ１２　’　Ｑ
Ｙ１３のゝ−７電位・及びＱＹｎｌ　１　Ｑｙｎ２ｙＱ
ＹｎＢのペース電位によってビット線列が選択され、ハ
イレベルによって選択状態とな９電流■、。。

Ｉｎ１　＊　Ｉアが供給される。このとき■、。＋ＩＢ
１はビット線電流となるが■１は非選択時にビット線を
高電位にクランプしていたトランジスタＱＢ１１　　’
Ｑ、１２のペース電位を抵抗Ｒ１の電位降下で下げるこ
とによりビットクランプ回路を無効（選択ビット線電位
は選択セルから決定される）にするものである。

第５図はＰＮＰＮセルによるセルアレイ構成の間粗点を
対策した回路であるが、さらに次の問題が残る。

第６図によってこれを説明する。第６図は選択セルを除
いた選択ワード列内の七ルアレイを示すものである。上
述した如く、非選択ビット列は全てビットクラン７’［
位ｖｃｃより高電位にクランｆされるため選択ワード列
のセルＣｅ　１２〜セルＣｅ１ｎｏシＷ用トランジスタ
も非選択ワード列のセル同様に逆動作モードとなる。し
たがって、導通状態にあるビット線側に’１ｉＮＫが現
われビットクランプ用トランジスタＱ、２１〜Ｑ　Ｂ　
ｎ　２を通して流れる。このとき、１七ル尚りに流れる
保持電流をｌＨ１ワード線放電電流を’Ｄ８とすれば’
８ＮＫ−γ（ｉ、＋１Ｄｓ） となる。ここでγく１であることは上述した通りである
。ところで選択ワード列が非選択電位に回復するために
はセル内の寄生容量を放電しなければならないことは前
に述べた。寄生容量の放電は第４図からも推察されるよ
うにＮＰＮのコレクタ電流及びペース電流によって行な
われる。したがって、’８ＮＫが存在すると放電電流の
無効成分が生じることになる。すなわち、ワード線に供
給された放電電流■。８の利用効率は（１−γ）になる
ことになる。

（４）発明の目的 本発明はＲ／ｖ用トランジスタの電流増幅率を制御し、
γを小さくすることによって放電電流の利用効率を高め
放電電流の増加なしにワード線の回復を速めることを目
的とする。

（５）発明の構成 上記目的を達成するために、本発明により、エミッタが
ワード線に接続されたＰＮＰ　）ランジスタ、：ｌ　Ｌ
／クタカ該ＰＮＰ　）ランジスタのペースニ、ペースが
該ＰＮＰ　）ランソスタのコレクタに、そしてエミッタ
が保持電流源に接続された情報保持用ＮＰＮトランジス
タ、およびコレクタが該ＰＮＰ　）ランジスタのペース
に、ペースが該情報保持用ＮＰＮ　）ランジスタのペー
スに、そしてエミッタがビット線に接続された読出し／
書込み用ＮＰＮ　）ランジスタを具備しているＰＮＰＮ
セルを交差結合させたメモリセルをアレイ状に配置した
半導体記憶装置におして、該読出し／書込み用ＮＰＮ　
）ランジスタのエミッタ領鞍下のペース領域を、該ペー
ス領域に注入された電子が該エミッタ領域に到達する電
子量を減少せしめる構造としたことを特徴とする半導体
配憶Ｖ置が提供される。

本発明の一実施例によれば、該読出し／書込み用ＮＰＮ
’）ランソスタのペース＄５ｔｉＮのＰ型不純物ａ度は
該（＋′１報保持用＋ＱｐＮ、）ランノスタのペース領
域のＰ型不純物濃度より棉い〇 本発明の他の実施例によれは、該読出し／書込み用ＮＰ
Ｎ　トランジスタのペース領域の厚さは該情報保持用Ｎ
ＰＮ　）ランジスタのペース領域の厚さより大である。

（６）発明のζ節制 以下、本発明の実施例を第７図ないしム′８９図に基づ
いて説明する。

前述した通りセルの保持側トランジスタのエミッタに供
給された電流の何割が’　、ＮＫとガるかは定数γによ
って決定される。’５ＮｘＪｌｉｌしＷ用トランジスタ
の逆動作モードの結果生じるものであるからγはその逆
方向電流増幅率βＵに比例するととは容易に推察される
。すなわち’　　”８ＮＫ’Ｌ’小さくするためにはと
のβＵを小さくすることによってγを小さくすればよい
。

第７図は本発明による選択ワード線の非選択電位への回
復を説明するためのグラフである。第７図から明らかな
ように、定数γを小さくして’　８ＮＫを少なくするこ
とによりワード線電位の立下りに要する時間は大巾に短
縮される。

第８図は本発明の一実施例による半導体記憶装置の凭セ
ルの構造を示す断面図であり第２図と同一部分には同一
符号が用いられている。第８図において、第２図と異な
るところは、νＷ用ＮＰＮトランジスタのｎ　型工（ツ
タ領ｂｊ２９の近傍の。

型共通ペース偵域の不純物濃度をｐ＋型と濃くしたこと
である。この高濃度１型領綾はイオン注入技術などを用
いることにより容易に実現される。

シＷ用トランジスタＱ５の逆方向電流増巾率βＵはペー
ス・コレクタ接合が順バイアスされ、その結果エミッタ
Ｅ５の直下のペース領鞍に注入される電子がエミッタＥ
５に到達される厄によって決定される値である。エミッ
タＥ５の領鞍の近傍のペース濃度を上げることによシ、
ペース領域への注入電子のペース領域内での再結合蓋が
増えるのでエミッタＥ５への電子の到達量は減少し、逆
方向電流増幅率βＵは減少する。

第９図は本発明の他の実施例による半導体記憶装置のＡ
セルの構造を示す断面図である。第９図において、第２
図と異なるところは、シＷ用ＮＰＮトランジスタＱ５の
ｎ＋型エミッタ領穢９の直下のｐ型ベース領域の厚さを
トランジスタＱ３のベース領鞍より厚くしたこと、およ
びＰＮＰ　）ランジスタＱ、のｐ型エミッタ領穢６の厚
さもトランジスタＱ５のペース領域と同様に厚くしたこ
とである。

トランジスタＱ５のペース領域を厚くすることにより、
ペース領ｆｔに注入された電子がエミッタＥ５に到達す
る時間が長くなり、従って再結合の確率が大とガって逆
方向電流増幅率は小となる。横方向ＰＮＰ）ランジスタ
Ｑ１のエミッタ領域６をＲ／Ｗ用トランジスタのエミッ
タ領鞍直下のｐ型ベース拡散と同一の拡散で形成して厚
くすることにより、ＰＮＰ　）ランジスタのエミッタ・
コレクタ対向面積が増えるので、ＰＮＰ）ランジスタの
電流増幅率が改善される。

第８図および第９図の実施例では、〜Ｗ用トランジスタ
部の逆方向電流増幅率のみを下げる構造を採用している
が、保持用トランジスタＱ３のペース部にも同時に同じ
構造をとっても、前述した保持条件αＰＮＰ＋αＰＮＰ
＞’が満足されている限りセルの動作上は間粗がないと
考えられる。しかし、本発明による逆方向電流増幅率を
下げる構造を保持用トランジスタＱ、のペース部にも適
用すると、同時に順方向電流増幅率も下がるため、上記
保ＷのαＮＰ）ｉを下げることになり保持条件のマージ
ンが狭くなる。したがって、保持用トランジスタには本
発明の構造を適用しない方が望ましい。

（７）発明の効果 以上の説明から明らかなように、本発明によれば、選択
ワード線の非選択電１位への回復が速まるので、障調の
読出し時間が短縮され、また書込み誤動作のマージンも
広くなる。

【図面の簡単な説明】

第１図はＰＮＰＮ　）ランジスタで構成した周知のパイ
ｙ４？−ラメモリセルの等価回路図、第２図は第１図に
示した第１のＰＮＰＮ　）ランジスタの構造を示す断面
図、第３図は第１図にボしたＰＮＰＮセル図、第５図は
ワード線放電の問題および１ＢＮＫの問題につじで対策
した従来のセルアレイの構成回路図、第６図は選択セル
を除いた選択ワード列内のセルア１／イを示す回路図、
第７図は本発明による選択ワード線の非選択への回復を
説明するためのグラフ、第８図は本発明の一実施例によ
る半導体記憶装置の凭セルの構造を示す断面図、そして
第９図は本発明の他の実施例による半導体配置装置のｌ
Ａナセル構造を丞す断面図である。 図において、１はＰ型半導体基板、２はｎ＋型埋込層、
３，４は分離領駿、５は横方向ＰＮＰ　）ランソスタＱ
、のペース＃綾および縦方向ＮＰＮ　トランジスタＱ、
　Ｉ　Ｑ５のコレクタ領域となる共通ｎ型領域、６はＰ
ＮＰ　）ランジスタＱ、のエミッタ領駿、７はＮＰＮ　
）ランノスタＱ、　＃　Ｑ５の共通ペース領域、８は保
持用ＮＰＮ　トランジスタＱ３のエミッタ領域、９はＭ
ｗ用ＮＰＮ　）ランノスタＱ５のエミッタ領域である。 特許出願人 富士通株式会社 特許出頼代理人 弁理士　青　木　　　朗 弁理士西舘和之 弁理士　内　１）幸　男 弁理士　山　口　昭　之 第１図 第６図 第７図 第８図 第９図 １ 手続補正書 昭和５８年　２月１日 特許庁長官　若　杉　和　夫　殿 １、事件の表示 昭和５６年　特許願　　第１８５４６０号２、発明の名
称 半導体記憶装置 ３、補正をする者 事件との関係　　特許出願人 名称（５２２）富士通株式会社 ４、代理人 （外　３名） ５、補正の対象 （１）　　明細簀の「特許請求の範囲」の欄１カ　明ａ
書の「発明の詳細な説明」の欄６、補正の自答 （１）　　明細憂の１％許請求の範囲」の欄を別紙の通
り補正する。 （２）明細督第５頁第９行の［埋込層Ｉ　Ｊ全Ｆ埋込層
２」に補正する。 （３）明細臀第１０頁第６行の「選択Ｊ’ｋｆ非選択」
に補正する。 （４）明細−４Ｆ第１Ｏ頁第１０行の［ＷＡｔＪを「γ
η・Ｈ」に補正する・ （６）　　明細ｄ第１４貞第３行のｒ　ｖ　　　−ｉ　
１ｒ　ｖｏＬ、。 ｏ　　Ｊ に補正する。 （７）明細簀第１９頁第７行の［α２，９Ｐ＋α、、、
、、＞ｌ」金「αＰＮＰ　”　ａＮＰＮ〉１ｊ　と補正
する。 （８）明細着側１９自第１５行の後に次の文］！！！、
を挿入する。 １以上の説明では、負荷トランジスタｋ　ＰＮＰトラン
ジスタとし、情報保持用トランジスタおよび絖出し／４
Ｆ込み用トランジスタｋＮＰＮ）フンジスタとしたが、
負荷トランジスタ’ｅＮＰＮ１ランジスタで、また情報
保持用トランジスタオヨヒ読出し７４Ｍ込み用トランジ
スタｋＰＮＰトランジスタとしたＮＰＮＰセル會用いて
も、本発明の目的は前述の実施例と同様に達成し得るこ
とは明らかである。」 ７、添附書類の目録 補正特許請求の範囲　　　　　　　１通２、特許請求の
範囲 １、　エミッタがワード線に接続された負荷トランジス
タ。 コレクタが−ＩＩ記負荷トランジスタのペースに。 ペースが前記負荷トランジスタのコレクタに、そしてエ
ミッタが保持電流源に接続され、かつ前記負荷トランジ
スタと逆導電型である情報保持用トランジスタ、および コレクタが前記負荷トランジスタのペースに。 ペースが前記情報保持用トランジスタのペースに。 そしてエミッタがピット線に接続され、かつ前記負荷ト
ランジスタと逆導電型である読出し／書込み用トランジ
スタ を具備しているＰＮＰＮ素子またはＮＰＮＰ素子を交差
結合さゼたメモリセル乞アレイ状に配置し７た半導体記
憶装置において。 前記読出し／４込み用トランジスタのエミッタ領域直下
のペース領域を、該ベース領域に注入さる割合よりも小
となるような構造としたことを特徴とする半導体記憶装
置。 りのベース領域の不純物濃度より濃くしたことを特徴と
する特Ｉ？！ｆ請求の範囲第１項記載の半導体記憶装置
。 −ス領域の厚さより大としたこと全特徴とする特許請求
の範囲第１項記載の半導体記憶装置。

Claims (1)

1. 【特許請求の範囲】 １、　エミッタがワード線に接続されたＰＮＰ　）ラン
   ジスタ、 コレクタが該ＰＮＰ　）ランジスタのペースに、ペース
   が該ＰＮＰ　）ランジスタのコレクタに、そしてエミッ
   タが保持電流源に接続された情報保持用ＮＰＮ　）ラン
   ジスタ、および コレクタが該ＰＮＰ　）ランジスタのペースに、ペース
   が該情報保持用ＮＰＮ　）ランジスタのペースに、そし
   てエミッタがビット線に接続された読出し／書込み用Ｎ
   ＰＮ　）ランジスタ を具備しているＰＮＰＮセルを交差結合させたメモリセ
   ルをアレイ状に配置した半導体記憶装置において、 該続出し／書込み用ＮＰＮ　）ランノスタのエミッタ領
   域直下のペース領域を、該ペース領域に注入された電子
   が該エミッタ領域に到達する電子量を減少せしめる構造
   としたことを％徴とする半導体Ｂ１シ憶装置。 ２、該続出し／書込み用ＮＰＮ　）ランジスタのペース
   領域のＰ型不純物Ｓ度を該情報保持用ＮＰＮ　）ランジ
   スタのペース領域のＰ型不純物磯度より譲くしたことを
   特徴とする特許請求の範囲第１項記載の半導体記憶装置
   。 ３、該続出し７畳込み用ＮＰＮ　）ランノスタのペース
   領域の厚さを該情報保持用ＮＰＮ　）ランソスタのペー
   ス領域の厚さより太としたことを特徴とする特許請求の
   範囲第１項記載の半導体記憶装置。