JPS5958860A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野〕 この発明はスタ永ティック型でランダムアクセス型の半
導体記憶装置に関し、特にパッケージ材料に含まれる微
量の放射性物質から放射されるα線によって引き起こさ
れるいわゆるソフト・エラーへの対策を図った半導体記
憶装置に関する。

〔発明の技術的背景とその問題点〕

半導体記憶装置、いわゆるＩＣメモリは通常、グラスチ
ックやセラミックからなるパッケージ内に収納されてい
る。そして特にダイナミック方式のＲＡＭ　（ランダム
アクセスメモリ）では、パッケージ材料中に含まれる微
量の放射性物質、たとえばウラン、トリウム等が放出す
るα線に裏ってソフト・工２−不良と称される誤動作が
引き起こされることが良く知られている。

一方、最近では、スタティック方式のＲＡＭにおいても
素子の微細化が進められた結果、同様の誤動作が発生す
ることが指摘されておシ、今後の高集積化時代に向って
大きな問題となυつつある。

第１図は上記スタティック方式ＲＡＭのメモリセルの構
成を示す回路図である。１ビツトの情報を記憶するメモ
リセルは、一方の入力端を他方の出力端に接続する如く
その入出力端間を交差接続して々る一対のインバータ１
１．１２から構成されるフリップフロッグ１３と、上記
両インバータ１１．１２の各出力端１４．１５と一対の
ビットラインＢＬ　、ＢＬそれぞれとの間に接続され、
そのダートにワードラインＷＬの信号が共通に与えられ
るトランスファゲート用のＭＯＳ　）ランジスタ１６．
１７とを備えている。

上記インバータ１１．１２はさらに、負荷抵抗１８．１
９それぞれと駆動ＭＯ８）ランジスタ２０．２１それぞ
れを備え、抵抗１８とＭＯＳ　）ランジスタ２０との直
列接続点を上記出力端１４に、ＭＯＳトランジスタ２ｏ
のダート電極を入力端に、また抵抗１９とＭＯＳ　）ラ
ンラスタ２ノとの直列接続点を上記出力端１５に、ＭＯ
Ｓトランジスタ２１のダート電極を入力端にそれぞれし
ている。

このような構成てなるメモリセルでは、フリップフロッ
グ１３によって情報を記憶する。たとえば、ＭＯＳトラ
ンジスタ１６を介してビットラインＢＬから″０＃レベ
ルの情報が、ＭＯＳトランジスタ１７を介してビットラ
インＢＬがら”１″レベルの情報がそれぞれフリップフ
ロッグ１−３に与えられると、ＭＯＳトランジスタ２ｏ
がオンしてインバータ１１の出力端１４の電位は＠０”
レベルに対応した低電位となシ、またこの出力端Ｊ４の
電位によってＭＯＳ　）ランジスタ２１はオフとなる。

この結果、出力端１５は負荷抵抗Ｊ９によって゛１″レ
ベルに対応した高電位となる。このとき、″′１＃レベ
ルとなっている出力端の電位がＭＯＳ　）ランジスタ２
０のダートに与えられ、この結果、このＭＯＳ　）ラン
ジスタ２０には正帰還がかかシ、同様にＭＯＳ　）ラン
ジスタ２１についても正帰還がかかるため、トランスフ
ァダート用のＭＯＳ　）ランジスタ１６．１７がオフし
て外部からの情報の供給が止まっても、フリップフロラ
ｆ１３は情報を記憶し続ける。

第２図は上記第１図に示すメモリセルを実際に集積化し
た場合のその従来の素子構造を示す／臂ターン平面図で
あシ、ＭＯＳトランジスタ１６゜１７．２０．２１とし
てはＮチャネルでシリコンゲート型のものが採用されて
いる。図において、３１〜３５はｎ型シリコン基板上に
堆積形成されているｐ型ウェル領域の表面にさらに形成
されたｎ＋型領領域あシ、このうちｎ＋型領域Ｊノは前
記ＭＯ８）ランジスタ２０のドレイン領域及びへ１０Ｓ
トランジスタ１６のドレインあるいはソース領域となっ
ている。

上記ｎ　型領域３２（ｄ前記ＭＯＳトランジスタ２）の
ドレイン領域及びＭＯＳ　）ランジスタ１７のドレイン
あるいはソース領域となっている。

上記ｎ＋型領領域３は前記２つのＭＯＳ　）ランジスタ
２０．２１の共通ソース領域となっている。

さらに、上記２つのｎ　型領域３４．３５は前記ＭＯ８
）ランジスタ１６，１７それぞれのソースあるいはドレ
イン領域となっている。

上記一対のｎ＋型領領域３１３３の間の表面には図示し
ないダート絶縁膜が設けられ、この上には前記ＭＯ８）
ランジスタ２θのダート配線となる第１層目の多結晶シ
リコン層３６が堆積形成され、この層３６の一端はコン
タクトホール３７を介して上記ｎ＋型領領域２と接続さ
れている。また、上記一対のｎ　型領域３２と３３との
間の表面にも図示しないダート絶縁膜が設けられ、この
上には前記ＭＯ８）ランジスタ２１のダート配線となる
第１層目の多結晶シリコン層３８が堆枦形成され、この
層３８の一端はコンタクトホール３９を介して上記ｎｆ
ｉ領域３１と接続されている。同様に、上記各一対の■
　型領域３ノと３４　、　、？　２と３５それぞれの間
の表面には図示１７ないダート絶縁膜が設けられ、この
上には前記ＭＯ８）ランジスタ１６．１７のダート配線
及び前記ワードラインＷＬとなる第１層目の多結晶シリ
コン層４０が堆積形成されている。さらに表面上には図
示しない絶縁膜を介してアルミニウムからなる３本の配
線４１〜４３が並行して形成され、このうち前記ビット
ラインＢＬとして用いられる配線４１はコンタクトホー
ル４４を介して上記ｎ　型領域３４と、接地電圧ｖｓａ
が常時与えられている配線４２はコンタクトポール４５
を介して上記ｎ＋型領領域３と、前記ビットラインＢＬ
として用いられる配線４３はコンタクトホール４６を介
して上記層型領域３５とそれぞれ接続されている。また
、上記３本の配線４１〜４３と交差するように第１層目
の多結晶シリコンＭ４７が形成されている。

この層４７には電源電圧ｖｃｃが常時与えられていて、
この層４７と上記ｎ　＋　Ｂｑ個域３１．３２それぞれ
との間には、図中抵抗のシンボルＲ１１Ｒ２で示す前記
負荷抵抗１８．１９に対応した抵抗が、図示しない第２
層目の多結晶シリコン層によって形成されている。した
がって、前記第１図中のＭＯＳ　）ランジスタＪ　６　
、１７　、２０゜２１は、図示の位置にそれぞれ形成さ
れている。

第３図ｔ′ｉ第２図のＩ　−Ｉ’糾に沿っまた断面図で
ある。図において５１はｎ型のシリコン基板、５２はｐ
型のウェル領域である。このウェル領域５２０表面には
ＭＯＳ　）ランジスタ２０のドレイン領域と々る前記ｎ
十型領域３ノ及びソース領域となる前記ｎ十型領域３３
が形成され、この両頭域３１　、３３との間の表面上に
はダート絶縁膜５３葡介して第１層目の多結晶ンリコン
層３６が堆積形成されている。そして、上記ｎ型基板５
１には電源電圧■ｃｃが、ｐ型ウェル領域５２及びｎ＋
型領領域３３はそれぞれ接地電圧ｖｓｇが供給されてい
る。

このような構造のメモリセルにおいて、いま、第３図に
示すように、パッケージ内に含まれる放射性物質から放
射されたα線がｎ十型領域３１に入射してｎ型基板５１
にまで到達したとする。

すると、このα線の飛跡に沿って多数の電子・正孔対が
発生する。このうちの正孔ｔｆｉｐ型領域５２中に分散
して順次消滅し、電子は拡散によってｎ　型領域３１に
集収される。このｎ　型領域３ノには前記出力端１４に
存在している各種寄生容量、たとえばｎ十型領域３１と
ｐ型ウェル領域５２とからなるｐｎ接合の接合容量、Ｍ
ＯＳトランジスタ２ノのダート容量等が接続されておシ
、この容量を充電あるいは放電することによって前記情
報の記憶が行なわれている。そこでいま、上記ｎ十型領
域３ノに接続されている寄生容量に゛１″レベルの情報
が記憶されている状態でこの領域３ノに電子が集収され
ると、この集収された電子によって領域３ノの、すなわ
ち出力端１４の電位が低下することになる。すなわち、
高電位に対応した″′１″レベルの情報を記憶している
べき出力端１４が、α線が入射した結果、低電位になっ
てしまい誤動作につながる。

上記のように、電子が領域３１に集収されても、ここに
接続されている上記容量の値が十分に大きくかつ■１．
の値が高い場合、この容量には十分な正の電荷が蓄えら
れるために、電子の負電荷が多少中和されるのみで誤動
作には至らない。

ところが、メモリ容量が大きくなってきて、１６キロビ
ツト程度のスタティックＲＡＭになると、セル面積はた
とえば３０８ｍＸ３０μｍ　８　度と極めて小さくなる
。このため、領域３１に接続された容量の値も小さくな
シ、たとえば５０＃’程度となる。いま、メモリセル１
３のスタンノぐイ時のｖｃｃを２ｖとすると、上記容量
に蓄えられている正の電荷量は１００　ｆＣであシ、電
子の個数に換算して約６×１０５個程度となる。１つの
α線によって発生する電子の個数は約１．２×１０’個
であるから、この電子の電荷によって上記容量の正の電
荷が中和され、出力端１４の電位が大幅に低下して誤動
作につながる可能性は栖めて大きくなる。

このように従来では、スタティック方式ＲＡＭのメモリ
セルにおいても、１６キロビツト程度以上の集積度を持
つものであれば、α線の入射によっていわゆるソフト・
エラー不良が引き起こされ、信頼性が損なわれるという
欠点がある。

上記のソフト・エラー不良はＭＯＳ　）ランジスタ２１
のｎ＋型領領域３２α線が入射した場合でも同様に起こ
、り得るものであり、またＮチャネルＭＯ８）ランジス
タの代シにＰチャネルのものを使用した場合に発生する
正孔によっても起こシ得る。

〔発明の目的〕

この発明は上記のような事情を考慮してなされたもので
あシ、その目的は、ソフト・エラー不良の発生が抑制で
き、したがって信頼性が高くかつ高集積化が可能なスタ
ティック型の半導体記憶装置を提供するととＫある。

〔発明の観要〕

この発明の一実施例によれば、定常的に接地電圧が印加
されているｐ型ウェル領域の表面に形成されるｎ生型領
域をソース及びドレイン領域トスるメモリセル用のＭＯ
Ｓ　）ランジスタと、上記ｐウェル鎖板の表面に形成さ
れ定常的に正極性の電源電圧が印加されるｎ生型領域と
を備え、この電源電圧が印加されているｎ生型領域で、
α線の入射によって発生しｆＣ％子を吸収するようにし
た半導体記憶装置が提供されている。

〔発明の実施例〕

以下図面を参照してこの発明の一実施例を説明する。第
４図は前記第１図に示すメモリセルを実際に集積化した
場合のそのパターン平面図であシ、第２図に示す従来の
ものと対応する箇所には同一符号を付してその説明は省
略する。

したがって、第２図と異なっている箇所のみを抽出して
以下説明する。この実施例のメモリセルでは、電源電圧
ｖｃｅが常時供給されている前記多結晶シリコン層４７
の下部の前記ｐ型ウェル領域５２の表面にｎ生型領域４
８をたとえばイオン注入法によって形成し、この領域４
８とその上の多結晶シリコン層４７とのダイレクトコン
タクトをとることによってとのｎ生型領域４８に定常的
にｖｃｃを印加するようにしたものである。

第５図は第４図のｎ　−ｕ’線に沿った断面図であり、
前記第３図のものにくらべてｎ生型領域４８が追加され
ている。

このような構成のメモリセルにおいて、いま、第５図に
示すように、パッケージ内に含まれる放射性物質から放
射されたα線がｎ生型領域３１に入射すると、前記と同
様にこのα線の飛跡に沿って多数の電子・正孔が発生す
る。このうち、正孔は従来と同様にｐ型ウェル領域５２
中に分散して順次消滅するが、電子はｎ十型領域３ノに
集収されるとともにその一部は新たに追加されたｎ生型
領域４８にも集収される。このため、ｎ＋型領領域３１
集められる電子の量は従来よシも減少し、これによって
出力端１４における電位変化が小さくでき、この電位変
化に基づく誤動作を防止することができる。なお、上記
ｎ生型領域４８にｖ８８よシも高電位を印加することは
、この領域４８から延びる空乏層の幅をよシ広くして電
子の吸収効率を高めるために必要であυ、メモリセルに
供給される電圧のうち最も高い電０Ｅｖｃｏケ印加すれ
ば最も効果的に誤動作を防止し得る。

上記構成でなるメモリセルのソフト・エラー率の改善を
、電子通信学会誌、　８２／　４　ｖｏｌ　−。

Ｊ６５−　Ｃｔ４［Ｌ４の第２５１負に示されている″
’ＭＯＳダイナミックＲＡＭのソフト・エラーＭ　１ｒ
ｌｒ”中で指摘されているソフト・エラー率ＳＥＲと同
様に評価した場合を次に説明する。上記論文中において
ソフト・エラー率ＳＥＲは次式で寿えられる。

０Ｍ−ｖｏｃ ＳＥＲｏｃ　ｅｒｆｃ　（Ａ　、　−）η ここでＡは定数、ＣＭはメモリ・ノード（前記出力端１
４．１５）の静電容量、■ｃｃＶｉ電源電圧、ηはメモ
リ・ノードにおける電子の年収効率、２４程度である。

本発明によれば年収効率ηが約３となり、ソフト・エラ
ー改善率ｅまｅｒｆｃ（３ンｅｒｆｃ　（２，４）　−
０，０５となる。したがって、従来にくらべて１　／　
２０８度ソフト・エラ不良の発生を減少させることがで
きる。

このように上記実施例ＫＪれば、ｎ生型領域４８を設り
、この領域４８にｖ８８よシも高い電圧であるＶｃｃ庖
印加したことによって、ソフト・エラー不良の発生を従
来よりも大幅に減少させることができ、より高集積化が
実現できしかも信頼性を高めることが’Ｆｉｌ能に力っ
た。しかも新た（（追加されたｎ生型領域４８はｖｃｃ
供給用の多結晶シリコン層４７の下部に設けられるため
、この領域４８を設けたことによる面積増加は全くない
。

なお、この発明は上記した一実施例に限定されるもので
はなく種々の髪形が可能である。たとえば上８Ｌ実施例
ではＭＯＳ　＋−ランジスタ１６゜１７．２０．２１と
してＮチャネルのものを用いｆＣ，場合について説明し
たが、これはそれぞれＰチャネルのものを用いるように
してもよい。

ただしＰチャネルのものを用いる場合には、前記第５図
中、ｎ型の領域ｐ型の領域はそれぞれ反対導電型となシ
、領域５１，５２．４８に対応した領域には第５図で示
される電圧とは反対の電圧、たとえば■。。に対しては
ｖ８Ｂを印加する必要がある。このＰチャネルのＭＯＳ
　）ランジスタを用いる場合、ソフト・エラー不良の発
生に影響するのは正孔であシ、領域４８に対応したｐ＋
型領領域設けここにＶＤＤよシも低いＶ８Ｂを印加する
ことによって正孔を果状するようにしている。そしてこ
の場合にも、ＮチャネルＭＯＳトランジスタを用いたと
きと同様にソフト・エラー不良の発生を大幅に減少せし
め、高信頼性を達成することができる。

〔発明の効果〕

以上説明したようにこの発明によれば、ソフト・エラー
不良の発生を抑制でき、もって信頼性が高くかつ高集積
化が可能なスタティック型の半導体記１．は装置が提供
できる。

【図面の簡単な説明】

第１図ＩＪスタテイ、り方式ＲＡＭのメモリセルの４１
４成を示す回路図、２４！＋　２図は第１図のメそり七
ルの従来のパターン平面図、第３図は第２図中のＩ　−
１’υアに沿った断面図、第４図はこの発ゆ」の−実施
例を示し、第１図のメモリセルのパターン平面図、ａシ
５図ｔｉ第４図中の■−■′線に沿ったげ（面図である
。 １１．１２・・・インバータ、１３・・・フリップフロ
ップ、１４．１５・・・出力端（メモリーノートつ、１
６．１７・・・トランスファダート用のＭｓｓ　）ラン
ノスタ、１８．１９・・・負１１ｔ７抵抗、２０．２１
・・・駆即ノＰ１ｉ０Ｓトランジスタ、３１〜３５．４
８・・・ｎ＋型領領域３６．３Ｂ、４０．４７・・・多
結晶シリコン１臼、Ｊ　７　＋　３４ｉ’　＋　４４〜
４６・・・コンタクトホール、４ノ〜４３・・・アルミ
ニウムによる配線、５１・・・ｎ生型のシリコン基板、
５２・・・ｐ娶つェル領域、５３ゲート絶縁膜。

Claims (5)

【特許請求の範囲】
1. （１）第１導電型第１半導体領域の表面に形成される第
   ２導電型の第２．第３半導体領域をソース及びドレイン
   領域とするメモリ七ル用のＭＯＳ　）ランジスタと、上
   記第１半導体領域の表面に上記第２．第３半導体領域と
   は分離して形成されこの第１半導体領域とは異なる電位
   が定常的に印加される第２導電型の第４半導体領域とを
   具備したことを特徴とする半導体記憶装置。
2. （２）前記第１半導体領域がＰ型であシこの領域には基
   準電位が印加され、かつ前記第４半導体領域が■型であ
   りこの領域には基準電位よシも高電位を定常的に印加す
   るようにした特許請求の範囲第１項に記載の半導体記憶
   装置。
3. （３）前記第１半導体領域がｔ型であシこの領域には正
   極性の電源電位が印加され、かつ前記第４半導体領域が
   Ｐ型であシこの領域には上記電源電位よシも低電位を定
   常的に印加するようにした特許請求の範囲第１項に記載
   の半導体記憶装置。
4. （４）前記第４半導体領域には正極性の電源電位を定常
   的に印加するようにした特許請求の範囲第２項に記載の
   半導体記憶装置。
5. （５）前記第４半導体領域には基準電位を定常的に１１
   加するようにした特許請求の範囲第３項に記載の半導体
   記憶装置。