JPS5948552B2 - ダイナミツク型記憶装置 - Google Patents
ダイナミツク型記憶装置Info
- Publication number
- JPS5948552B2 JPS5948552B2 JP57085744A JP8574482A JPS5948552B2 JP S5948552 B2 JPS5948552 B2 JP S5948552B2 JP 57085744 A JP57085744 A JP 57085744A JP 8574482 A JP8574482 A JP 8574482A JP S5948552 B2 JPS5948552 B2 JP S5948552B2
- Authority
- JP
- Japan
- Prior art keywords
- capacitor
- resistance wiring
- storage device
- charge
- time constant
- Prior art date
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- Expired
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/403—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh
- G11C11/404—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh with one charge-transfer gate, e.g. MOS transistor, per cell
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は、半導体記憶装置に係り、特にアルファ粒子
によるソフト・エラーを防止できるダイナミック型記憶
装置に関する。
によるソフト・エラーを防止できるダイナミック型記憶
装置に関する。
従来、ダイナミック型の記憶装置は、第１図に示すよう
な単位記憶セルがマトリックス状に配設されて構成され
ている。
な単位記憶セルがマトリックス状に配設されて構成され
ている。
すなわち、ビット線ＢＬと電源Ｐｏとの間にスイッチン
グ用のＭＯＳトランジスタＱ、およびキャパシタＣが直
列接続され、上記トランジスタＱ、のゲート電極はワー
ド線ＷＬに接続される。そして、ワード線およびビット
線によつて選択された単位記憶セルのスイッチング用Ｍ
ＯＳトランジスタがオン状態となり、キャパシタに電荷
が蓄積されて記憶保持が行なわれるとともに、キャパシ
タに蓄積された電荷はスイッチング用のトランジスタを
介してビット線上に読み出される。Ｐ型の半導体基板上
に形成されたｎチャンネルダイナミック型の記憶装置に
おいては、記憶ノードＮに電子の多い状態が゛゛０”
（低レベル）、電子の少ない状態が゛’１’’ （高レ
ベル）に対応する。記憶情報（“１”、゛゛０”）の判
定は、ビット線上に読み出された電荷とダミーセルの基
準電荷とがセンスアンプによつて比較してなされる。通
常、上記記憶ノードＮはｎ型の拡散領域であり、対向電
極Ｐは電源電位に固定されてノードＮとでＭＯＳキャパ
シタを構成している。〔背景技術の問題点〕 ところで、上述したダイナミック型の記憶装置は、キャ
パシタに蓄えられた電荷によつて記憶情報の保持を行な
うので、リーク等によつて蓄積された電荷が失なわれる
と“１−“０”の誤判定’につながりやすい。
グ用のＭＯＳトランジスタＱ、およびキャパシタＣが直
列接続され、上記トランジスタＱ、のゲート電極はワー
ド線ＷＬに接続される。そして、ワード線およびビット
線によつて選択された単位記憶セルのスイッチング用Ｍ
ＯＳトランジスタがオン状態となり、キャパシタに電荷
が蓄積されて記憶保持が行なわれるとともに、キャパシ
タに蓄積された電荷はスイッチング用のトランジスタを
介してビット線上に読み出される。Ｐ型の半導体基板上
に形成されたｎチャンネルダイナミック型の記憶装置に
おいては、記憶ノードＮに電子の多い状態が゛゛０”
（低レベル）、電子の少ない状態が゛’１’’ （高レ
ベル）に対応する。記憶情報（“１”、゛゛０”）の判
定は、ビット線上に読み出された電荷とダミーセルの基
準電荷とがセンスアンプによつて比較してなされる。通
常、上記記憶ノードＮはｎ型の拡散領域であり、対向電
極Ｐは電源電位に固定されてノードＮとでＭＯＳキャパ
シタを構成している。〔背景技術の問題点〕 ところで、上述したダイナミック型の記憶装置は、キャ
パシタに蓄えられた電荷によつて記憶情報の保持を行な
うので、リーク等によつて蓄積された電荷が失なわれる
と“１−“０”の誤判定’につながりやすい。
特に、プロセス的、設計的に対処しにくい誤動作モード
として、アルファ線によるソフト・エラーがあり、上記
第１図に示すような回路構成では、回路を高集積化する
とキャパシタに蓄積される電荷量が少なくなるため、ア
ルファ粒子等が半導体基板に当たつた場合には記憶内容
が容易にこわされる。つまり、第２図に示すように、パ
ッケージ等から半導体基板１４上に入射したアルフア線
αは、飛程に沿つて多数の電子・正孔対を発生し、総電
荷量は１００ｆＣ（フエムトクーロン＝１０−”゜Ｃ）
程度になる。発生したキヤリアのうち、移動度の大きい
電子は基板１４上に形成されたｎ型領域１５が飛程中に
あれば収集され易い。一方、アルフア線αによつて発生
したキヤリアが収集されるのは、極めて短時間のうちだ
けであることが知られている。
として、アルファ線によるソフト・エラーがあり、上記
第１図に示すような回路構成では、回路を高集積化する
とキャパシタに蓄積される電荷量が少なくなるため、ア
ルファ粒子等が半導体基板に当たつた場合には記憶内容
が容易にこわされる。つまり、第２図に示すように、パ
ッケージ等から半導体基板１４上に入射したアルフア線
αは、飛程に沿つて多数の電子・正孔対を発生し、総電
荷量は１００ｆＣ（フエムトクーロン＝１０−”゜Ｃ）
程度になる。発生したキヤリアのうち、移動度の大きい
電子は基板１４上に形成されたｎ型領域１５が飛程中に
あれば収集され易い。一方、アルフア線αによつて発生
したキヤリアが収集されるのは、極めて短時間のうちだ
けであることが知られている。
Ｐ型半導体基板１４上のｎ型領域１５にアルフア線αが
入射した時、生成された電子がｎ型領域１５に流れ込む
時の電流波形は、第３図に示すように幅の狭いパルス状
電流となる。このパルス状電流の持続時間Ｔｄ（０．２
〜０．３ｎｓｅｃ）は、ＬＳＩの内部ノード時定数に比
べても充分に短い。この時、多数の電子・正孔対がアル
フア線αの飛程に沿つて生成されるため、飛程の近傍は
電気伝導度が高くなり、キヤリアは飛程に沿つて基板１
４の表面のｎ型領域１５に収集される。これはフアネリ
ング効果と呼ばれており、上記高伝導帯は、電子・正孔
対が半導体基板１４中に自由拡散するために、時間Ｔｄ
ほどで消失し、キヤリアの収集は起こり難くなる。以後
、この時間Ｔｄをフアネリングの時定数と呼ぶ。記憶セ
ルについて言えば、記憶ノードＮがｎ型領域であり、“
１”が記憶されていれば電子にとつてはポテンシヤルが
低いので流れ込み易く、この電子によつて“１”が“０
”になるという誤動作が起こる。
入射した時、生成された電子がｎ型領域１５に流れ込む
時の電流波形は、第３図に示すように幅の狭いパルス状
電流となる。このパルス状電流の持続時間Ｔｄ（０．２
〜０．３ｎｓｅｃ）は、ＬＳＩの内部ノード時定数に比
べても充分に短い。この時、多数の電子・正孔対がアル
フア線αの飛程に沿つて生成されるため、飛程の近傍は
電気伝導度が高くなり、キヤリアは飛程に沿つて基板１
４の表面のｎ型領域１５に収集される。これはフアネリ
ング効果と呼ばれており、上記高伝導帯は、電子・正孔
対が半導体基板１４中に自由拡散するために、時間Ｔｄ
ほどで消失し、キヤリアの収集は起こり難くなる。以後
、この時間Ｔｄをフアネリングの時定数と呼ぶ。記憶セ
ルについて言えば、記憶ノードＮがｎ型領域であり、“
１”が記憶されていれば電子にとつてはポテンシヤルが
低いので流れ込み易く、この電子によつて“１”が“０
”になるという誤動作が起こる。
現在、記憶ノード容量は４０ｆＦ程度であり、電源電圧
を５Ｖとすると、蓄積される電荷量は、「４０ｆＦ×５
Ｖ＝２００ｆｃ」である。前述した．ように、アルフア
線の入射によつて発生する総電荷量は１００ｆＣ程度で
あるので、記憶ノード容量の１／２にも達し、アルフア
線によるキヤリアによつて記憶内容がこわされる危険率
が高い。ソフト・エラー率を小さく押えるためには、蓄
積電荷容．量、つまり記憶ノード容量をアルフア線によ
るキヤリアの影響を無視できる程度の大きな値に設定す
る必要がある。しかし、容量を大きくすることは高集積
化する上で大きな障害となる。〔発明の目的〕 この発明は上記のような事情を鑑みてなされたもので、
その目的とするところは、アルフア線による誤動作（ソ
フト・エラー）を防止できるダイナミツク型記憶装置を
提供することである。
を５Ｖとすると、蓄積される電荷量は、「４０ｆＦ×５
Ｖ＝２００ｆｃ」である。前述した．ように、アルフア
線の入射によつて発生する総電荷量は１００ｆＣ程度で
あるので、記憶ノード容量の１／２にも達し、アルフア
線によるキヤリアによつて記憶内容がこわされる危険率
が高い。ソフト・エラー率を小さく押えるためには、蓄
積電荷容．量、つまり記憶ノード容量をアルフア線によ
るキヤリアの影響を無視できる程度の大きな値に設定す
る必要がある。しかし、容量を大きくすることは高集積
化する上で大きな障害となる。〔発明の目的〕 この発明は上記のような事情を鑑みてなされたもので、
その目的とするところは、アルフア線による誤動作（ソ
フト・エラー）を防止できるダイナミツク型記憶装置を
提供することである。
〔発明の概要〕すなわち、この発明においては、上記第
１図の回路における記憶用キヤパシタＣのキヤパシタゲ
ート電極を高抵抗配線層によつて形成し、この高抵抗配
線層を各記憶キヤパシタの近傍でコンタクト領域を介し
て一定電位が供給される低抵抗配線層と接続し、上記記
憶キヤパシタと高抵抗配線層による時定数をソフト・エ
ラーのフアネリング時定数より大きくなるように構成し
たものである。
１図の回路における記憶用キヤパシタＣのキヤパシタゲ
ート電極を高抵抗配線層によつて形成し、この高抵抗配
線層を各記憶キヤパシタの近傍でコンタクト領域を介し
て一定電位が供給される低抵抗配線層と接続し、上記記
憶キヤパシタと高抵抗配線層による時定数をソフト・エ
ラーのフアネリング時定数より大きくなるように構成し
たものである。
フ〔発明の実施例〕以下、この発明の一実施例について
図面を参照して説明する。
図面を参照して説明する。
第４図はその構成を示すもので、上記第１図の回路にお
けるキヤパシタＣの記憶ノードＮに対向する電極Ｐを高
抵抗配線層Ｒによつ・て形成し、このキヤパシタゲート
電極Ｐを各記憶キヤパシタの近傍でコンタクト領域を介
して、所定の電位Ｐ。が供給される低抵抗配線と接続し
たものである。そして、上記高抵抗配線層Ｒと記憶ノー
ド容量Ｃとで与えられる時定数ＣＲを「ＣＲ＞Ｔｄ（フ
アネリングの時定数）」なる関係を満たすように設定す
る。第５図，第６図はそれぞれ、上記第４図の回路のパ
ターン構成例を示すもので、第５図は平面図、第６図は
第５図のＡ− Ａ’線に沿つた断面構成図である。
けるキヤパシタＣの記憶ノードＮに対向する電極Ｐを高
抵抗配線層Ｒによつ・て形成し、このキヤパシタゲート
電極Ｐを各記憶キヤパシタの近傍でコンタクト領域を介
して、所定の電位Ｐ。が供給される低抵抗配線と接続し
たものである。そして、上記高抵抗配線層Ｒと記憶ノー
ド容量Ｃとで与えられる時定数ＣＲを「ＣＲ＞Ｔｄ（フ
アネリングの時定数）」なる関係を満たすように設定す
る。第５図，第６図はそれぞれ、上記第４図の回路のパ
ターン構成例を示すもので、第５図は平面図、第６図は
第５図のＡ− Ａ’線に沿つた断面構成図である。
すなわち、半導体基板１１上に素子分離領域１２を形成
し、キヤパシタ部１３に不純物をイオン注入してｎ゛領
域を形成する。次に、高抵抗の第１ポリシリコン層１４
を積層形成後、パターニングを行ない層間膜１５を形成
する。この層間膜１５にコンタクトホール２１を開口し
た後、低抵抗の第２ポリシリコン層１６を積層形成して
パターニングを行なう。なお、図においては第１層およ
び第２層ポリシリコン層１４，１６を同じパターンにし
たが、必ずしも同一のパターンである必要はない。第２
ポリシリコン層１６上に層間膜１７を形成し、低抵抗の
第３ポリシリコン層１８を積層してパターニングを行な
う。そして、スイツチング用ＭＯＳトランジスタＱ１の
ソース，ドレイン部１９，１９′に不純物を選択的にイ
オン注入して形成する。上記第３ポリシリコン層１８上
に層間膜１９を形成してコンタクトホールを開口し、こ
の上にアルミ配線２０を行なう。上記のような構成にお
いて動作を説明する。メモリセルが“１”の記憶状態（
ノードＮが高レベル）にあり、アルフア粒子がノードＮ
に当たつたとすると、ノードＮは生成された電子を極め
て短時間のうちに収集して低レベルになる。この時、対
向電極Ｐは容量結合によりノードＮに追随して電位が下
がり、抵抗Ｒによつて時定数ＣＲでゆつくりと電源Ｐ。
のレベルに回復し始める。記憶ノードの電荷が失なわれ
るのはこの緩和過程である。時定数ＣＲより充分に短い
時間では、対向電極Ｐはフローテイングと見なして良く
、キヤパシタＣに蓄えられた電荷は、抵抗Ｒに電流が流
れることによつて始めて失なわれる。一方、時定数ＣＲ
に比べて短い時間Ｔｄ（＝０．２〜０．３ｎｓｅｃ）た
てば、電子はもはや収集されなくなる。従つてノードＮ
には電流が流れ込まないため、キヤパシタＣの電荷は失
なわれない。つまり、蓄積された電荷が失なわれるのは
、時間Ｔｄの間のＣＲ緩和によるものだけとなり、抵坑
Ｒの値を適切に設定することにより充分小さくできる。
上述した動作をモデル化すると第７図に示すようになる
。
し、キヤパシタ部１３に不純物をイオン注入してｎ゛領
域を形成する。次に、高抵抗の第１ポリシリコン層１４
を積層形成後、パターニングを行ない層間膜１５を形成
する。この層間膜１５にコンタクトホール２１を開口し
た後、低抵抗の第２ポリシリコン層１６を積層形成して
パターニングを行なう。なお、図においては第１層およ
び第２層ポリシリコン層１４，１６を同じパターンにし
たが、必ずしも同一のパターンである必要はない。第２
ポリシリコン層１６上に層間膜１７を形成し、低抵抗の
第３ポリシリコン層１８を積層してパターニングを行な
う。そして、スイツチング用ＭＯＳトランジスタＱ１の
ソース，ドレイン部１９，１９′に不純物を選択的にイ
オン注入して形成する。上記第３ポリシリコン層１８上
に層間膜１９を形成してコンタクトホールを開口し、こ
の上にアルミ配線２０を行なう。上記のような構成にお
いて動作を説明する。メモリセルが“１”の記憶状態（
ノードＮが高レベル）にあり、アルフア粒子がノードＮ
に当たつたとすると、ノードＮは生成された電子を極め
て短時間のうちに収集して低レベルになる。この時、対
向電極Ｐは容量結合によりノードＮに追随して電位が下
がり、抵抗Ｒによつて時定数ＣＲでゆつくりと電源Ｐ。
のレベルに回復し始める。記憶ノードの電荷が失なわれ
るのはこの緩和過程である。時定数ＣＲより充分に短い
時間では、対向電極Ｐはフローテイングと見なして良く
、キヤパシタＣに蓄えられた電荷は、抵抗Ｒに電流が流
れることによつて始めて失なわれる。一方、時定数ＣＲ
に比べて短い時間Ｔｄ（＝０．２〜０．３ｎｓｅｃ）た
てば、電子はもはや収集されなくなる。従つてノードＮ
には電流が流れ込まないため、キヤパシタＣの電荷は失
なわれない。つまり、蓄積された電荷が失なわれるのは
、時間Ｔｄの間のＣＲ緩和によるものだけとなり、抵坑
Ｒの値を適切に設定することにより充分小さくできる。
上述した動作をモデル化すると第７図に示すようになる
。
この回路においては、アルフア線によるキヤリア発生と
収集の効果をキヤパシタＣαとスイツチＳでモデル化し
てある。キヤパシタＣαはアルフア線によつて発生する
電荷に対応し、スイツチＳは時間Ｔｄの間だけ閉じその
後は開くものとする。動作波形を第８図に示ず。アルフ
ア線がノードＮにあたると、キヤリアが生成されてキヤ
パシタＣαに１００ｆＣ程度の電荷が蓄積され、スイツ
チＳが閉成する。この時、ノードＮ，Ｐともに直ちに低
レベルとなるが、セルに蓄積された電荷はまだ失なわれ
ない。ノードＰは時定数ＣＲに従つて回復し始めるが、
時間Ｔｄ後にはスイツチＳが開放され、電荷の移動は起
こらなくなる。上述した過程において、ノードＮの最終
的な電位は初期電位がＶＮの時、「ＶＮ｛１−Ｅｘｐ（
−Ｔｄ／ＣＲ）｝」だけ下がるが、「ＣＲ＞Ｔｄ」であ
れば充分小さい。従つて、アルフア線の入射によるソフ
ト・エラーを防止できる。なお、この発明は上記実施例
に限定されるものではなく、種々変形して実施すること
が可能であり、例えば第９図に示すように構成しても良
い。
収集の効果をキヤパシタＣαとスイツチＳでモデル化し
てある。キヤパシタＣαはアルフア線によつて発生する
電荷に対応し、スイツチＳは時間Ｔｄの間だけ閉じその
後は開くものとする。動作波形を第８図に示ず。アルフ
ア線がノードＮにあたると、キヤリアが生成されてキヤ
パシタＣαに１００ｆＣ程度の電荷が蓄積され、スイツ
チＳが閉成する。この時、ノードＮ，Ｐともに直ちに低
レベルとなるが、セルに蓄積された電荷はまだ失なわれ
ない。ノードＰは時定数ＣＲに従つて回復し始めるが、
時間Ｔｄ後にはスイツチＳが開放され、電荷の移動は起
こらなくなる。上述した過程において、ノードＮの最終
的な電位は初期電位がＶＮの時、「ＶＮ｛１−Ｅｘｐ（
−Ｔｄ／ＣＲ）｝」だけ下がるが、「ＣＲ＞Ｔｄ」であ
れば充分小さい。従つて、アルフア線の入射によるソフ
ト・エラーを防止できる。なお、この発明は上記実施例
に限定されるものではなく、種々変形して実施すること
が可能であり、例えば第９図に示すように構成しても良
い。
第９図は、上記第４図の回路の他の断面構成を示すもの
で、第２ポリシリコン層１６と第３ポリシリコン層１８
の形成順序を入れ換えたものである。図において、第６
図と同一構成部は同じ符号を付してその説明は省略する
。このような構成においても上記実施例と同様な効果が
得られる。〔発明の効果〕以上説明したようにこの発明
によれば、アルフア線による誤動作（ソフト・エラー）
を効果的に防止できるダイナミツク型記憶装置が得られ
る。
で、第２ポリシリコン層１６と第３ポリシリコン層１８
の形成順序を入れ換えたものである。図において、第６
図と同一構成部は同じ符号を付してその説明は省略する
。このような構成においても上記実施例と同様な効果が
得られる。〔発明の効果〕以上説明したようにこの発明
によれば、アルフア線による誤動作（ソフト・エラー）
を効果的に防止できるダイナミツク型記憶装置が得られ
る。
第１図は従来のダイナミツク型記憶装置を示す回路図、
第２図および第３図はそれぞれフアネリング効果を説明
するための図、第４図はこの発明の一実施例に係るダイ
ナミツク型記憶装置を示す回路図、第５図および第６図
はそれぞれ上記第４図の回路パターン構成例を示す図、
第７図および第８図はそれぞれ上記第４図の回路にアル
フア線が入射した時の動作を説明するための図、第９図
は上記第４図の回路の他のパターン構成例を示す図であ
る。 ＢＬ・・・・・・ビツト線、ＷＬ・・・・・・ワード線
、Ｑ１・・・・・・ノスイツチング用のＭＯＳトランジ
スタ、Ｃ・・・・・・記憶用のＭＯＳキヤパシタ、Ｒ・
・・・・・高抵抗配線層、ＰＯ・・・・・・電源。
第２図および第３図はそれぞれフアネリング効果を説明
するための図、第４図はこの発明の一実施例に係るダイ
ナミツク型記憶装置を示す回路図、第５図および第６図
はそれぞれ上記第４図の回路パターン構成例を示す図、
第７図および第８図はそれぞれ上記第４図の回路にアル
フア線が入射した時の動作を説明するための図、第９図
は上記第４図の回路の他のパターン構成例を示す図であ
る。 ＢＬ・・・・・・ビツト線、ＷＬ・・・・・・ワード線
、Ｑ１・・・・・・ノスイツチング用のＭＯＳトランジ
スタ、Ｃ・・・・・・記憶用のＭＯＳキヤパシタ、Ｒ・
・・・・・高抵抗配線層、ＰＯ・・・・・・電源。
Claims (1)
- １ 一端がビット線に接続されワード線の電位で導通制
御されるスイッチング用ＭＯＳトランジスタと、このト
ランジスタの他端に接続されるキャパシタとを単位記憶
セルとし、この単位記憶セルがマトリックス状に配設さ
れた記憶装置において、上記記憶キャパシタのキャパシ
タゲート電極を高抵抗配線層によつて形成し、この高抵
抗配線層を各記憶キャパシタの近傍でコンタクト領域を
介して一定電位が供給される低抵抗配線層と接続し、上
記記憶キャパシタと高抵抗配線層による時定数をソフト
・エラーのフアネリング時定数より大きくなるように構
成したことを特徴とするダイナミック型記憶装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57085744A JPS5948552B2 (ja) | 1982-05-21 | 1982-05-21 | ダイナミツク型記憶装置 |
| US06/475,554 US4641165A (en) | 1982-04-28 | 1983-03-15 | Dynamic memory device with an RC circuit for inhibiting the effects of alpha particle radiation |
| DE8383302285T DE3379702D1 (en) | 1982-04-28 | 1983-04-21 | Dynamic memory device |
| EP83302285A EP0092985B1 (en) | 1982-04-28 | 1983-04-21 | Dynamic memory device |
| CA000426852A CA1199725A (en) | 1982-04-28 | 1983-04-27 | Dynamic memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57085744A JPS5948552B2 (ja) | 1982-05-21 | 1982-05-21 | ダイナミツク型記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58202567A JPS58202567A (ja) | 1983-11-25 |
| JPS5948552B2 true JPS5948552B2 (ja) | 1984-11-27 |
Family
ID=13867347
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57085744A Expired JPS5948552B2 (ja) | 1982-04-28 | 1982-05-21 | ダイナミツク型記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5948552B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6188556A (ja) * | 1984-10-08 | 1986-05-06 | Nec Corp | 半導体メモリセル |
| WO1994022142A1 (en) * | 1993-03-17 | 1994-09-29 | Zycad Corporation | Random access memory (ram) based configurable arrays |
-
1982
- 1982-05-21 JP JP57085744A patent/JPS5948552B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58202567A (ja) | 1983-11-25 |
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