JPS6188556A - 半導体メモリセル - Google Patents
半導体メモリセルInfo
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- JPS6188556A JPS6188556A JP59210741A JP21074184A JPS6188556A JP S6188556 A JPS6188556 A JP S6188556A JP 59210741 A JP59210741 A JP 59210741A JP 21074184 A JP21074184 A JP 21074184A JP S6188556 A JPS6188556 A JP S6188556A
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- JP
- Japan
- Prior art keywords
- film
- type
- memory cell
- substrate
- layer
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- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
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- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は小型化してもアルファ粒子などの放射性粒子に
よって引き起されるソフトエラー〇発笠が少ない半導体
メモリセルに関するものである。
よって引き起されるソフトエラー〇発笠が少ない半導体
メモリセルに関するものである。
（従来技術）
アルファ粒子などの放射性粒子が半導体内に入射すると
、半導体内部には多量の電荷が生成される０これらの電
荷が半導体メモリセル内部の定色に流入すると、その電
極の電位を変化させ、その結果ソフトエラーを起す。半
導体メモリセル内の電極が取９扱う電荷量が大きい時は
、このような内部生成電荷の流入の影響は小さく、この
メモリセルがソフトエラーを起すことは少ない。しかし
、半導体メモリセルが小型化されると、メモリセル内電
極の取シ扱う電荷量が減少するため、ソフトエラーの問
題が重大となる。
、半導体内部には多量の電荷が生成される０これらの電
荷が半導体メモリセル内部の定色に流入すると、その電
極の電位を変化させ、その結果ソフトエラーを起す。半
導体メモリセル内の電極が取９扱う電荷量が大きい時は
、このような内部生成電荷の流入の影響は小さく、この
メモリセルがソフトエラーを起すことは少ない。しかし
、半導体メモリセルが小型化されると、メモリセル内電
極の取シ扱う電荷量が減少するため、ソフトエラーの問
題が重大となる。
従来の半導体メモリセルでは、メモリセル内電極の溝造
を改良し、放射性粒子によって生成される電荷のこの′
ａ、％への流入を少なくすること、この電極の取シ扱う
電荷量を流入電荷量以上に保つことによってソフトエラ
ーを防いでいた。
を改良し、放射性粒子によって生成される電荷のこの′
ａ、％への流入を少なくすること、この電極の取シ扱う
電荷量を流入電荷量以上に保つことによってソフトエラ
ーを防いでいた。
’Ｉ；Ｊえば１９８１年’ＡＦｇＣＬ子素子会Ｑ （Ｉ
ｎｔｅｒｎａ−ｔｉｏｎａｌ Ｂｌｅｃｔｒｏｕ Ｄｅ
ｖｉｃｅｓ Ｍｅｅｔｉｎｇ ）においてＭ、Ｌワルデ
マン（Ｍ、Ｒ，Ｗｏｒｄｅｍａｎ ）らによって発表さ
れた論文” Ａ Ｂｕｒｉｅｄ Ｎ−Ｇｒｉｄ ｆｏｒ
Ｐｒｏｔｅｃｔｉｏｎ Ａｇａｉｎｓｔ Ｒａｄｉａｔ
ｉｏｎ ＩｎｄｕｃｅｄＣｈａｒｇｅ Ｃｏ１１ｅｃｔ
ｉｏｎ ｉｎ Ｅｌｅｃｔｒｏｕｉｃ Ｃ１ｒｃｕｉｔ
ｓ’で提案されているＮ型埋め込みｂなどをメモリセル
内部電極下に形成する方法がある口しかしこの方法では
、Ｎ型埋め込み層をらまシメモリセル内部電極に近づけ
ることができない上、Ｎ型埋め込み層とメモリセル内部
電極間のメモリセル内部電極側に発生したα粒子等生成
電荷を取シさることはできない。
ｎｔｅｒｎａ−ｔｉｏｎａｌ Ｂｌｅｃｔｒｏｕ Ｄｅ
ｖｉｃｅｓ Ｍｅｅｔｉｎｇ ）においてＭ、Ｌワルデ
マン（Ｍ、Ｒ，Ｗｏｒｄｅｍａｎ ）らによって発表さ
れた論文” Ａ Ｂｕｒｉｅｄ Ｎ−Ｇｒｉｄ ｆｏｒ
Ｐｒｏｔｅｃｔｉｏｎ Ａｇａｉｎｓｔ Ｒａｄｉａｔ
ｉｏｎ ＩｎｄｕｃｅｄＣｈａｒｇｅ Ｃｏ１１ｅｃｔ
ｉｏｎ ｉｎ Ｅｌｅｃｔｒｏｕｉｃ Ｃ１ｒｃｕｉｔ
ｓ’で提案されているＮ型埋め込みｂなどをメモリセル
内部電極下に形成する方法がある口しかしこの方法では
、Ｎ型埋め込み層をらまシメモリセル内部電極に近づけ
ることができない上、Ｎ型埋め込み層とメモリセル内部
電極間のメモリセル内部電極側に発生したα粒子等生成
電荷を取シさることはできない。
そのためメモリセル内電極へ流入する電荷量を減らすこ
とには限界があり、その電極で取シ扱う電荷量をある値
以上に保たなければならなかった口その結果、従来の半
導体メモリセルではその大きさも、その消費電力もある
値以上に保たなければならなかった。このことは、この
半導体メモリセルの小型化およびこの半導体メモリセル
を使ったメモリ装置の果状化にとって大きな障害となっ
ていた０ （発明の目的） 本発明の目的はアルファ粒子などの放射性粒子によって
引き起されるソフトエラーの発生が極めて少なく、ン７
トエラ一対策のために小型化、集精化が制限されること
の少ない手樽体メモリセルを提供することである。
とには限界があり、その電極で取シ扱う電荷量をある値
以上に保たなければならなかった口その結果、従来の半
導体メモリセルではその大きさも、その消費電力もある
値以上に保たなければならなかった。このことは、この
半導体メモリセルの小型化およびこの半導体メモリセル
を使ったメモリ装置の果状化にとって大きな障害となっ
ていた０ （発明の目的） 本発明の目的はアルファ粒子などの放射性粒子によって
引き起されるソフトエラーの発生が極めて少なく、ン７
トエラ一対策のために小型化、集精化が制限されること
の少ない手樽体メモリセルを提供することである。
（発明の構成）
本発明による半導体メモリセルは、−導電型半導体基板
の一表面に形成された絶琢体模と、該絶縁体膜上に形成
された導電体と、該導気体に一方の電極を電源に他方の
電極を凄続した抵抗と、前記−導電型半導体基板内部に
形成された逆導電型キャリヤの吸収体と、スイッチ用素
子を備えたことｆｔ特徴とする。
の一表面に形成された絶琢体模と、該絶縁体膜上に形成
された導電体と、該導気体に一方の電極を電源に他方の
電極を凄続した抵抗と、前記−導電型半導体基板内部に
形成された逆導電型キャリヤの吸収体と、スイッチ用素
子を備えたことｆｔ特徴とする。
（実施例（１）：構成）
次の図を参照しながら、本発明の半導体メモリセルの構
成動作原理および効果を説明する。第１図は本発明のメ
モリセルの？Ｊ、ｌｆｆ１の一例を示す。この図の１０
１はｐ型シリコン結晶基板、１０２は酸化シリコンｇ、
１０３は低抵抗ポリシリコン膜、１０４は電源端子、１
０５は抵抗、１０６はＮ型低抵抗埋め込み層をそれぞれ
示す） １０８． １０９． １１０はスイッチ用ＭＯ
８）ランジスタｆｃ構成し、１０８はゲート電極となる
導電体、１０９は通電電極となるＮ梨領域、１１０はゲ
ート絶縁体膜をそれぞれ示す。
成動作原理および効果を説明する。第１図は本発明のメ
モリセルの？Ｊ、ｌｆｆ１の一例を示す。この図の１０
１はｐ型シリコン結晶基板、１０２は酸化シリコンｇ、
１０３は低抵抗ポリシリコン膜、１０４は電源端子、１
０５は抵抗、１０６はＮ型低抵抗埋め込み層をそれぞれ
示す） １０８． １０９． １１０はスイッチ用ＭＯ
８）ランジスタｆｃ構成し、１０８はゲート電極となる
導電体、１０９は通電電極となるＮ梨領域、１１０はゲ
ート絶縁体膜をそれぞれ示す。
１１１は１０３と１０８間を絶縁するための絶縁体膜を
示す。この図の電源端子１０４、抵抗１５は接読関係の
みを回路記号を用いて示しであるが、他の部分はその構
造を示す断面図である。今、電源端子１０４には５ｖの
電源が、ｐ型シリコン基板１０１とＮ型埋め込み層１０
６には０■の電源が接続されているものと仮定する。
示す。この図の電源端子１０４、抵抗１５は接読関係の
みを回路記号を用いて示しであるが、他の部分はその構
造を示す断面図である。今、電源端子１０４には５ｖの
電源が、ｐ型シリコン基板１０１とＮ型埋め込み層１０
６には０■の電源が接続されているものと仮定する。
第１図の構造を備えたメモリセルは、ｐ型シリコン基板
表面のポリシリコン膜１０３の下に形成された反Ｑ’Ｄ
ｉ １０７に、電荷を貯めるか否かによって２進情報
を記憶する。反転層１０７に電子が満ちておシ、その電
位が約ＯＶの状態を“０１状、態とする。
表面のポリシリコン膜１０３の下に形成された反Ｑ’Ｄ
ｉ １０７に、電荷を貯めるか否かによって２進情報
を記憶する。反転層１０７に電子が満ちておシ、その電
位が約ＯＶの状態を“０１状、態とする。
反転層が空でありその電位が高い状態（例えば５■を想
定する）を′″ｌ”状態とする。（この状態を反転と呼
ばす空乏と呼ぶ場合もある。）この反転層１０７は同時
に１０８ 、 １０９ 、 １１０などで構成されるス
イッチ用λ１０Ｓトランジスタの通電電極となっておシ
、読み出し書き込み動作はこのＭＯＳトランジスタを通
して行なわれる。
定する）を′″ｌ”状態とする。（この状態を反転と呼
ばす空乏と呼ぶ場合もある。）この反転層１０７は同時
に１０８ 、 １０９ 、 １１０などで構成されるス
イッチ用λ１０Ｓトランジスタの通電電極となっておシ
、読み出し書き込み動作はこのＭＯＳトランジスタを通
して行なわれる。
Ｎ型埋め込み層１０６は、Ｎ型埋め込み層１０６と反転
層１０７の間の絶縁性が保たれる範囲で、出来る限シ没
い方が好ましい。例えば、ｐ温基板１１の不純物二度が
Ｉ Ｘ １０１５ｃｍ−３の場合には、Ｎ ｐｌ埋め込
み層１０６と反転層１０７が３μｍ程離れるような深さ
に形成されるとよい。さらにＮｆｊｌ埋め込み層１０６
と反転層１０７、すつわちポリシリコン膜１０３との位
置関係は、平面的に見てＮ良埋め込み層１０６がポリシ
リコン膜１０３を含むような茜係になっていることが好
ましい口ただしポリシリコン痕１０３の下にＮ型埋めこ
み層１０６がない部分があってもよい０また、それほど
距離が離れていなけれにポリシリコン膜１０３とＮ型埋
めこみ層１０６が重なっていなくてもよいコ （実施例（１）：動作原理） 本メモリセルが０”を貯蔵している状態はΔ’、”ｑｊ
ｉであ）、α粒子等入射の彩りをほとんど受けない。
層１０７の間の絶縁性が保たれる範囲で、出来る限シ没
い方が好ましい。例えば、ｐ温基板１１の不純物二度が
Ｉ Ｘ １０１５ｃｍ−３の場合には、Ｎ ｐｌ埋め込
み層１０６と反転層１０７が３μｍ程離れるような深さ
に形成されるとよい。さらにＮｆｊｌ埋め込み層１０６
と反転層１０７、すつわちポリシリコン膜１０３との位
置関係は、平面的に見てＮ良埋め込み層１０６がポリシ
リコン膜１０３を含むような茜係になっていることが好
ましい口ただしポリシリコン痕１０３の下にＮ型埋めこ
み層１０６がない部分があってもよい０また、それほど
距離が離れていなけれにポリシリコン膜１０３とＮ型埋
めこみ層１０６が重なっていなくてもよいコ （実施例（１）：動作原理） 本メモリセルが０”を貯蔵している状態はΔ’、”ｑｊ
ｉであ）、α粒子等入射の彩りをほとんど受けない。
反転層１０７の電位（はそ○周囲の基板と同じＯｖであ
るため、α粒子等の生成電子は反転）ｊに流入すること
なく、すみ−やかＫ（１ナノ秒オーダ）Ｎ、Ｊ埋め込み
農１０６に吸い込まれ、反転層１０７付近よシ除去され
る。
るため、α粒子等の生成電子は反転）ｊに流入すること
なく、すみ−やかＫ（１ナノ秒オーダ）Ｎ、Ｊ埋め込み
農１０６に吸い込まれ、反転層１０７付近よシ除去され
る。
本メモリセルが′１″を貯蔵しているとき、α粒子等が
入射すると、次のような動作が起る。α粒子等の生成電
子は反転層１０７に流入し、ここの電位を急激に低下さ
せる。ポリシリコンＢｌｏ３．６化シリコンｗ １０２
、反転層１０７で構成される容量ＣＭがポリシリコンｇ
１０３と反転層１０７につながるその他の容量（これ
らをそれぞれＣ１ｏ３．Ｃ１ｏ７とする）よりも十分大
きく、容量Ｃ１ｏ３．Ｃ１ｏ７に貯蔵されている全電荷
量が反転層に流れ込もうとするα粒子等の生成電荷より
も小さく、さらに容量ＣＭと抵抗１０５の抵抗値Ｒとの
積である時定数τ＝ＣＭＳＲが１ナノ秒オーダ以上の場
合を想定する。
入射すると、次のような動作が起る。α粒子等の生成電
子は反転層１０７に流入し、ここの電位を急激に低下さ
せる。ポリシリコンＢｌｏ３．６化シリコンｗ １０２
、反転層１０７で構成される容量ＣＭがポリシリコンｇ
１０３と反転層１０７につながるその他の容量（これ
らをそれぞれＣ１ｏ３．Ｃ１ｏ７とする）よりも十分大
きく、容量Ｃ１ｏ３．Ｃ１ｏ７に貯蔵されている全電荷
量が反転層に流れ込もうとするα粒子等の生成電荷より
も小さく、さらに容量ＣＭと抵抗１０５の抵抗値Ｒとの
積である時定数τ＝ＣＭＳＲが１ナノ秒オーダ以上の場
合を想定する。
この場合、反転層１０７の電位は急激（０，１ナノ秒オ
ーダ）に、周囲の基板と同じＯＶまで低下し、同時に容
ＮＣＭの容量結合を通してポリシリコン電極１０３の電
位が ＣＭ＋ＣＩ（１３ ぐらいまで低下する。その後、例えば時定数τが１０ナ
ノ秒ならば、ポリシリコン膜１０３の電位はｌＯナノ秒
ぐらいかけて徐々に５ｖに戻る。このとき反転層１０７
の定位は、反転層周辺にα粒子等の生成電子のあるうち
はＯｖでとどまるが、これらの電子がすみやかに（１ナ
ノ秒オーダ）Ｎ型埋め込み眉１０６に吸い込まれて反転
層１０７付近よυ除去されると、容量ＣＭの容量結合を
通じてポリシリコン１ｇ１０３の電位上昇の影響を受け
、徐々に上昇する。例えば、反転層周辺にとどまるα粒
子等の生る０もしＣＭがＣｌＯ３、Ｃ１０７よシも１０
倍太きければ、この値は４ｖ以上である。通常、このよ
うな半々）体メモリセルでは１反転層電位が完全に５■
でなければ６１１情報を貯、′−Ｊ、シていると見なさ
れないということはなく、この電位が３〜４ｖ以上なら
ば”１″情報を貯蔵していると見なされる０そのため、
本半心体メモリセルは時定数τ、容量Ｃ９Ｃ１ｏ３．Ｃ
１ｏ７を調整することにより、α粒子が入射しても反転
層電位が３〜４ｖ以上に保たれ＠１”情報が破象されな
いメモリセルとなシ得る。
ーダ）に、周囲の基板と同じＯＶまで低下し、同時に容
ＮＣＭの容量結合を通してポリシリコン電極１０３の電
位が ＣＭ＋ＣＩ（１３ ぐらいまで低下する。その後、例えば時定数τが１０ナ
ノ秒ならば、ポリシリコン膜１０３の電位はｌＯナノ秒
ぐらいかけて徐々に５ｖに戻る。このとき反転層１０７
の定位は、反転層周辺にα粒子等の生成電子のあるうち
はＯｖでとどまるが、これらの電子がすみやかに（１ナ
ノ秒オーダ）Ｎ型埋め込み眉１０６に吸い込まれて反転
層１０７付近よυ除去されると、容量ＣＭの容量結合を
通じてポリシリコン１ｇ１０３の電位上昇の影響を受け
、徐々に上昇する。例えば、反転層周辺にとどまるα粒
子等の生る０もしＣＭがＣｌＯ３、Ｃ１０７よシも１０
倍太きければ、この値は４ｖ以上である。通常、このよ
うな半々）体メモリセルでは１反転層電位が完全に５■
でなければ６１１情報を貯、′−Ｊ、シていると見なさ
れないということはなく、この電位が３〜４ｖ以上なら
ば”１″情報を貯蔵していると見なされる０そのため、
本半心体メモリセルは時定数τ、容量Ｃ９Ｃ１ｏ３．Ｃ
１ｏ７を調整することにより、α粒子が入射しても反転
層電位が３〜４ｖ以上に保たれ＠１”情報が破象されな
いメモリセルとなシ得る。
本発明のメモリセルでは、反転層１０７の電位を設定す
るための時間として時定数τ程度以上が必要である。さ
らに読み出し方法によっては、読み出し動作にも時定数
τ程度以上の時間が必要となる。そのため、本メモリセ
ルを使ったメモリを高速力作させるために、本メモリセ
ルの時定数τは、１０ナノ秒オーダ以下であることが好
ましく、小さいほどよい。そのため、α粒子等の生成電
子がＮ型埋め込み層に吸い込まれるのに必要な時間は小
さいほどよい。この電子吸い込みに必要な時間はＮ型埋
め込み層１０６が反転Ｆｔ １０７に近い程小さい。そ
のため、ＮＮ埋め込み層１０６は浅く且つ反転量１０７
との位Ｖｉ関係は、平面的に見て反転＆ １０７を含む
ような関係になっている方が好ま１−い。
るための時間として時定数τ程度以上が必要である。さ
らに読み出し方法によっては、読み出し動作にも時定数
τ程度以上の時間が必要となる。そのため、本メモリセ
ルを使ったメモリを高速力作させるために、本メモリセ
ルの時定数τは、１０ナノ秒オーダ以下であることが好
ましく、小さいほどよい。そのため、α粒子等の生成電
子がＮ型埋め込み層に吸い込まれるのに必要な時間は小
さいほどよい。この電子吸い込みに必要な時間はＮ型埋
め込み層１０６が反転Ｆｔ １０７に近い程小さい。そ
のため、ＮＮ埋め込み層１０６は浅く且つ反転量１０７
との位Ｖｉ関係は、平面的に見て反転＆ １０７を含む
ような関係になっている方が好ま１−い。
（実施例（２）：構成）
第２図は本発明の半導体メモリセルの他の実施例を示す
断面４１・ず遣口である。この図の２０１はｐ型シリコ
ン結晶基板２０２は酸化シリコンし！、 ２０３゜２１
４は低抵抗ポリシリコン膜、２０４は電源供給用アルミ
ニウム配Ｂｌ、２０５は高抵抗ポリシリコン荻、２０６
はＮ型低抵抗埋め込み層、２０７はＮ現た、全それぞれ
示す。 ２０８． ２０９． ２１０はスイッチ用二・
１０Ｓ）ランクδりを招成し、２０８はゲート電１２と
なる導電体、２０９は通？Ｚ電極となるＮ型領πλ、
２１０はゲート絶縁体膜をそれぞれ示す。２１１ Ｈ２
１２。
断面４１・ず遣口である。この図の２０１はｐ型シリコ
ン結晶基板２０２は酸化シリコンし！、 ２０３゜２１
４は低抵抗ポリシリコン膜、２０４は電源供給用アルミ
ニウム配Ｂｌ、２０５は高抵抗ポリシリコン荻、２０６
はＮ型低抵抗埋め込み層、２０７はＮ現た、全それぞれ
示す。 ２０８． ２０９． ２１０はスイッチ用二・
１０Ｓ）ランクδりを招成し、２０８はゲート電１２と
なる導電体、２０９は通？Ｚ電極となるＮ型領πλ、
２１０はゲート絶縁体膜をそれぞれ示す。２１１ Ｈ２
１２。
２１３は各領域間を絶線する絶縁体ｉ模、２１５はピン
ト線となるアルミニウム配線ヲ示す。この図の実施例で
は高抵抗ポリシリコン膜２０５が第１図の叉施例の抵抗
１０５に対応したポリシリコン抵抗になっている。
ト線となるアルミニウム配線ヲ示す。この図の実施例で
は高抵抗ポリシリコン膜２０５が第１図の叉施例の抵抗
１０５に対応したポリシリコン抵抗になっている。
第２図の実施例の半導体メモリセルでは、Ｎｈノ音２０
７かその周囲領域との間に形成する容量に、′ｊ。
７かその周囲領域との間に形成する容量に、′ｊ。
荷を貯めるか否かによって、２進情報を記憶する。
そのためアルミニウム配：１呆２０４に供給されるｌ：
ｊ ’＋１’＋電位に制限はなく、ｐ型基板２０１に供
給される：、シ源電位と同じでもかまわない。このＮ型
層２０７ ｉｉ同時に２０８． ２０９． ２１０など
で構成されるスイッチ用λ１ｏｎ）ランジスタの通電電
さとなっており、読み出し書き込み動作はこのＭＯＳ）
ランジスタを通して行なわれる。
ｊ ’＋１’＋電位に制限はなく、ｐ型基板２０１に供
給される：、シ源電位と同じでもかまわない。このＮ型
層２０７ ｉｉ同時に２０８． ２０９． ２１０など
で構成されるスイッチ用λ１ｏｎ）ランジスタの通電電
さとなっており、読み出し書き込み動作はこのＭＯＳ）
ランジスタを通して行なわれる。
電子の吸引体であるＮ型埋め込み層２０６は、第１図の
実施例同様、ある電位に保たれていてもよいが、もしＮ
型埋め込み層２０６につながる容量が大きいときは、電
気的に浮いていても構わない。
実施例同様、ある電位に保たれていてもよいが、もしＮ
型埋め込み層２０６につながる容量が大きいときは、電
気的に浮いていても構わない。
またＮ型埋め込み層２０６とＮ型層２０７との位置関係
は第１図の実施例と同様である。
は第１図の実施例と同様である。
以上本発明の半導体メモリセルを説明するためにρ型半
導体を基板とする実施例を用いたが、これはＮ型半導体
でももちろん構わない。また、電子の吸引体としてＮ型
埋め込み層を用いたが、これは他の物、例えば再結合中
心が高濃度に存在する１２型半導体領域などであっても
構わない。
導体を基板とする実施例を用いたが、これはＮ型半導体
でももちろん構わない。また、電子の吸引体としてＮ型
埋め込み層を用いたが、これは他の物、例えば再結合中
心が高濃度に存在する１２型半導体領域などであっても
構わない。
（発明の効果）
以上説明したように本発明のメモリセルではアルファ粒
子等の放射性粒子が入射しても、保持している情報が破
壊されない。
子等の放射性粒子が入射しても、保持している情報が破
壊されない。
第１図は本発明の半導体メモリセルの構成の一例を示す
区。第２図は本発明の半導体メモリセルの他の実施例を
示す図。 １０１、 ２０１・・・？型シリコン結晶基板、１０２
、 ２０２・・・酸化シリコン膜。 １０３、 ２０３． ２１４・・・低抵抗ポリシリコン
膜、１０４・・・電源端子。 ２０４・・・電源供給用アルミニウム配繰、１０５・・
・抵 抗 ２０５・・・ポリシリコン抵抗。 １０６、 ２０６・・・Ｎ盃低抵抗埋め込み層、１０８
、 ２０８・・・？ｖｉ ＯＳ トランジスタのゲー
ト電極、１０９、 ２０９・・−ｈｉ０８）ランジスタ
の通電電極り／□＋１ 代理人弁理士 内 原 署し 、。 ・ぐ− オ １ 図 ＋０１−−− Ｐ型シリコン結晶基板 ＋０２−ｍ−酸化シリコン膜 ＋０３−−一低抵抗ポリシリコン膜 ＋０４−−−電源端子 ＋０５−ｍ−抵抗 １０６−７− Ｎ型低抵抗埋め込み層 ＋０７−−−反転層 ＋０８−−− ＭＯＳ トランジスタのゲート電極＋
０９−−− ＭＯＳ ｆ−ランジスタの通電電巧オ ２
図 ２０＋ −−−Ｐ型シリコン結晶基板２０２ −−一
酸化シリコン膜 ２０３．２１４−一低抵抗ポリシリコン膜２０４ −−
一電源供給用アルミニウム配線２０５ −ｍ−ポリシリ
コン抵抗 ２０６ −−−Ｎ型低抵抗埋め込み層 ２０７ −−−Ｎ型層 ２０８ −−−ＭＯＳ ｌ−ランジスタのゲート電極
２０９ −−−ＭＯＳ Ｉ−ランジスタの通電電極手
続補正書（方式） 昭和 年６０°狗゛１０ 日 １、事件の表示 昭和５９年 特許 願第２１０７
４１号２、発明の名称 半導体メモリセル ３、補正をする者 事件との関係 出 願 人東京都港区芝五
丁目３３番１号 （４２３） 日本電気株式会社 代表者 関本忠弘 ４代理人 〒１０８ 東京都港区芝五丁目３７番８号 ｆ主友三
田ビル電話 東京（０３）４５６−３１１１（大代表）
（連絡先 日本電気株式会社特許８） ６、補正の対象 明細書の発明の詳細な説明の程 ７、補正の内容 （１）明細書第２頁第１８行目に「論文″’Ａ Ｂｕｒ
ｉｅｄ Ｊとあるのを次のように補正する。 ［論文ア ベリイド エヌグリッド フォア プロテク
ション アゲインスト ラデイエーション インデユー
スト チャージ コレクション インエレクトロニック
サーキッツ（Ａ Ｂｕｒｉｅｄ ｊ（２）明細書第２
頁第２０行目の最後に「”」とあるのを「）」と補正す
る。
区。第２図は本発明の半導体メモリセルの他の実施例を
示す図。 １０１、 ２０１・・・？型シリコン結晶基板、１０２
、 ２０２・・・酸化シリコン膜。 １０３、 ２０３． ２１４・・・低抵抗ポリシリコン
膜、１０４・・・電源端子。 ２０４・・・電源供給用アルミニウム配繰、１０５・・
・抵 抗 ２０５・・・ポリシリコン抵抗。 １０６、 ２０６・・・Ｎ盃低抵抗埋め込み層、１０８
、 ２０８・・・？ｖｉ ＯＳ トランジスタのゲー
ト電極、１０９、 ２０９・・−ｈｉ０８）ランジスタ
の通電電極り／□＋１ 代理人弁理士 内 原 署し 、。 ・ぐ− オ １ 図 ＋０１−−− Ｐ型シリコン結晶基板 ＋０２−ｍ−酸化シリコン膜 ＋０３−−一低抵抗ポリシリコン膜 ＋０４−−−電源端子 ＋０５−ｍ−抵抗 １０６−７− Ｎ型低抵抗埋め込み層 ＋０７−−−反転層 ＋０８−−− ＭＯＳ トランジスタのゲート電極＋
０９−−− ＭＯＳ ｆ−ランジスタの通電電巧オ ２
図 ２０＋ −−−Ｐ型シリコン結晶基板２０２ −−一
酸化シリコン膜 ２０３．２１４−一低抵抗ポリシリコン膜２０４ −−
一電源供給用アルミニウム配線２０５ −ｍ−ポリシリ
コン抵抗 ２０６ −−−Ｎ型低抵抗埋め込み層 ２０７ −−−Ｎ型層 ２０８ −−−ＭＯＳ ｌ−ランジスタのゲート電極
２０９ −−−ＭＯＳ Ｉ−ランジスタの通電電極手
続補正書（方式） 昭和 年６０°狗゛１０ 日 １、事件の表示 昭和５９年 特許 願第２１０７
４１号２、発明の名称 半導体メモリセル ３、補正をする者 事件との関係 出 願 人東京都港区芝五
丁目３３番１号 （４２３） 日本電気株式会社 代表者 関本忠弘 ４代理人 〒１０８ 東京都港区芝五丁目３７番８号 ｆ主友三
田ビル電話 東京（０３）４５６−３１１１（大代表）
（連絡先 日本電気株式会社特許８） ６、補正の対象 明細書の発明の詳細な説明の程 ７、補正の内容 （１）明細書第２頁第１８行目に「論文″’Ａ Ｂｕｒ
ｉｅｄ Ｊとあるのを次のように補正する。 ［論文ア ベリイド エヌグリッド フォア プロテク
ション アゲインスト ラデイエーション インデユー
スト チャージ コレクション インエレクトロニック
サーキッツ（Ａ Ｂｕｒｉｅｄ ｊ（２）明細書第２
頁第２０行目の最後に「”」とあるのを「）」と補正す
る。
Claims (1)
- 一導電型半導体基板の一表面に形成された絶縁体膜と
、該絶縁体膜上に形成された導電体と、該導電体に一方
の電極を電源に他方の電極を接続した抵抗と、前記一導
電型半導体基板内部に形成された逆導電型のキャリヤの
吸収体と、スイッチ用素子を備えたことを特徴とする半
導体メモリセル。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59210741A JPS6188556A (ja) | 1984-10-08 | 1984-10-08 | 半導体メモリセル |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59210741A JPS6188556A (ja) | 1984-10-08 | 1984-10-08 | 半導体メモリセル |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6188556A true JPS6188556A (ja) | 1986-05-06 |
Family
ID=16594342
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59210741A Pending JPS6188556A (ja) | 1984-10-08 | 1984-10-08 | 半導体メモリセル |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6188556A (ja) |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55146961A (en) * | 1979-05-02 | 1980-11-15 | Hitachi Ltd | Semiconductor memory device |
| JPS58188154A (ja) * | 1982-04-28 | 1983-11-02 | Toshiba Corp | ダイナミック形記憶装置 |
| JPS58202567A (ja) * | 1982-05-21 | 1983-11-25 | Toshiba Corp | ダイナミツク型記憶装置 |
| JPS58225666A (ja) * | 1982-06-24 | 1983-12-27 | Toshiba Corp | 半導体メモリ装置 |
| JPS5974646A (ja) * | 1982-10-21 | 1984-04-27 | Nec Corp | 半導体装置 |
-
1984
- 1984-10-08 JP JP59210741A patent/JPS6188556A/ja active Pending
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55146961A (en) * | 1979-05-02 | 1980-11-15 | Hitachi Ltd | Semiconductor memory device |
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| JPS58225666A (ja) * | 1982-06-24 | 1983-12-27 | Toshiba Corp | 半導体メモリ装置 |
| JPS5974646A (ja) * | 1982-10-21 | 1984-04-27 | Nec Corp | 半導体装置 |
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