JPS6262065B2 - - Google Patents

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JPS6262065B2
JPS6262065B2 JP54054606A JP5460679A JPS6262065B2 JP S6262065 B2 JPS6262065 B2 JP S6262065B2 JP 54054606 A JP54054606 A JP 54054606A JP 5460679 A JP5460679 A JP 5460679A JP S6262065 B2 JPS6262065 B2 JP S6262065B2
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Description

【発明の詳細な説明】 本発明は、α線照射に起因するソフトエラーの
発生を素子構造で極力低減する半導体素子に関す
る。
64KビツトダイナミツクRAM（ランダム・ア
クセス・メモリ）等の大容量メモリでは、パツケ
ージ物質に含有される放射性同位元素によりα線
が半導体素子へ進入しその軌跡に沿つて電荷蓄積
領域（空乏層の基板表面側）およびシリコンバル
ク中で電子・正孔対が生成され、基板がＰ型の場
合その電子が熱拡散によつて空乏層に達し、以後
は電界により基板表面の電荷蓄積領域またはビツ
トセンスラインが接続される拡散領域内に注入さ
れ、この結果ソフトエラーを起こす問題が近年ク
ローズアツプされている。ソフトエラーは、素子
構造の固定的な障害によるハードエラーとは異な
り、蓄積電荷従つて記憶情報が上記電荷侵入で破
壊される（電荷零記憶状態を“０”とすると電荷
侵入で記憶状態は電荷有り“１”になつてしま
う）ことにより生じるもので、正しいデータに従
つてリフレツシユすれば元へ戻るという性質を持
つ間欠的なものである。シリコン中のα線の飛程
は25μｍ程であるから、通常200μｍ程度ある基
板背面からのα線照射は問題とならず、エラーを
起すのは基板表面側から入るα線である。そこで
この基板表面側からのα線の影響を除くために素
子表面を鉛などのα線阻止膜で覆うことも考えら
れるが、このようにするには阻止膜が、(1)充分な
阻止機能を有すること、(2)阻止膜自体がα線源を
含まないこと、(3)チツプとの密着性が良好で剥離
などを生せずチツプに歪を生じさせないこと、(4)
リード線との電気的絶縁性を充分に保てること、
(5)安価な方法で被着されること、等の条件を満た
す必要があり、必ずしも実用化は容易ではない。
本発明は、かゝる問題点を素子の構造面から解
決しようとするものであり、その特徴とするとこ
ろは半導体基板表面に該基板と反対導電型または
該基板と同一導電型で濃度の高い表面層を薄く設
けると共に、該表面層中に半導体素子の電荷蓄積
領域を形成し、且つ該表面層内に該半導体素子間
を分離する領域を絶縁物で形成し、該表面層から
該基板内へ進入するα線によつて該基板中で発生
する電子・正孔対の一方が熱拡散により電荷蓄積
領域へ入るのを、該基板と表面層とのビルトイン
ポテンシヤルのみで阻止する構造としてなる点に
ある。
以下図示の実施例を参照しながら本発明を詳細
に説明する。第１図はダイナミツクRAMを構成
する１トランジスタ―1MOSキヤパシタンス型の
メモリセルに適用した本発明の実施例を示し、比
抵抗20Ω・cmのＮ型シリコン（Si）基板１の表面
に厚さ１μｍ程度のＰ型表面層２を形成する。こ
の表面層２は拡散、エピタキシヤル成長等で作
り、不純物濃度は比抵抗で10Ω・cm程度にし、表
面にはN+領域３ａ，３ｂを形成する。N+領域３
ａ，３ｂは、酸化膜４ａ上に形成したポリシリコ
ンのN+層５ａと共にトランスフア・ゲート
（MOS FET）TGのドレイン、ソースとなる。
N+層５ａは該FETのゲート電極である。酸化膜
４ｂおよびポリシリコンのN+層５ｂはMOSキヤ
パシタMCを構成し、N+層５ｂに正電位電源ＶDD
を印加されてＰ型表面層２の表面を反転し、スト
レージ（電荷蓄積）領域STを形成する。トラン
スフアゲートTGのソース３ｂにはストレージ領
域STが連なり、そしてゲート電極５ａおよびド
レイン３ａはそれぞれワードラインWLおよびビ
ツトラインBLに接続される。第４図にこの１ト
ランジスタセルの等価回路図を示す。このセルの
動作は周知の通りで、トランスフアゲートTGを
開けてMOSキヤパシタMCに電荷を蓄え（書込
み）またはそれを取出す（読取り）。６はフイー
ルド酸化膜である。必ずしも必要ではないが本例
ではＰ型の表面層２を低電位電源ＶBBに、そして
Ｎ基板１を高電位電源ＶDDに接続し、表面層２と
基板との間のＰ―Ｎ接合を逆バイアスする。
第２図はＶ―MOS RAM、BO―MOS RAM等
の埋込ストレージ型RAMに適用した本発明の他
の実施例である。トランスフア・ゲートTGは第
１図と同様であるが、ストレージ領域STはＰ型
の表面層２に埋込まれたN+型の埋込層７とＰ層
２との間のＰ―Ｎ接合による空乏層で構成され
る。等価回路はやはり第４図で表わされ、動作も
同様である。第１図のものと異なる点は、電極５
ｂが不要なこと、また電荷蓄積領域がいわば基板
内に折り畳まれた構造なので集積度が上ること、
等である。本例でも必らずしも必要ではないが、
Ｐ層２が負電源にまたＮ基板１が正電源に接続さ
れる。
第１図の半導体素子に表面層２側からα線が照
射されると、該α線の飛程が25μｍ程度であるの
で深さ0.5μｍ程度のソース、ドレイン領域３
ａ，３ｂ等は通過して基板１の内部に深く進入す
る。そして、その軌跡にそつて電子・正孔対が発
生し、これらは熱拡散で周囲に移動してゆく。表
面層２の厚みは１μｍ、そしてα線の飛程は25μ
ｍであるから電子・正孔対の大部分は基板１内で
発生する。そして基板で発生した電子（第１図の
素子ではストレージ領域STに蓄えられるのは電
子であつて正孔ではないから、ソフトエラーに関
与するのは電子である）は表面層２と基板１のＰ
―Ｎ接合に第４図（φはポテンシヤル、Ｌは厚さ
方向）に示す如き電位障壁（層２が最も低位置
で、電荷蓄積部および基板はそれより高電位）が
形成されているので、このＰ―Ｎ接合を越えて表
面層２側へ移動することはできない。表面層２で
発生した電子は熱拡散で空乏層へ達することがあ
り、空乏層へ達すれば以後は電界により吸引され
てストレージ領域STへ注入される。しかし、表
面層２の厚みは前述の如くα線の全飛程に比べて
極くわずかであるため、該層２からストレージ領
域STに注入される電子の量は極くわずかであ
る。従つて電荷有りの状態の最低値（閾値）を極
端に小にでもしない限り、実用上ソフトエラーの
発生を防ぐことができる。基板１と表面層２で形
成されるpn接合に逆バイアスすると電位障壁を
高めることができる。即ち第３図でＶexはＶDD―
ＶBBに相当する電位障壁分をまたＶBiはＰ―Ｎ接
合の接触電位差による電位障壁分を示し、逆バイ
アスによりＶex分だけ障壁を高めることができ
る。電子の熱エネルギに相当する障壁KT／ｑ
（Ｋ：ボルツマン定数、Ｔ：絶対温度、ｑ：電子
の電荷）が大きいと接触電位差による電位障壁だ
けではこれを飛び越えてしまうことがあるが、外
部電圧Ｖexの印加はかゝる場合に有効である。一
般に ＶBi＋Ｖex＞KT／ｑ が満足されるようにＶexを定めるとよい。上述の
こと即ちα線による電子・正孔対の発生、電子の
ストレージ領域への進入、それによるソフトエラ
ーの発生、pn接合による電子の進入阻止、逆バ
イアスの効果などは第２図についても同様であ
る。
上述した電位障壁はＰ―Ｎ接合だけでなく、不
純物濃度差によつても実現できる。例えば基板１
をＰ型（P-型）とし、表面層２をP+型（Ｐ型）
としても両者の間にビルトイン・ポテンシヤルＶ
Biは存在し電位障壁が発生する。但し、この場合
には外部電圧Ｖexを印加することはできない。
以上述べたように本発明によれば、特別なα線
阻止膜を設けることなくα線照射により発生した
電荷の蓄積領域への進入を実用上問題とならない
程度に低減することができるので、ダイナミツク
RAM或いはCCDのように電荷蓄積領域を有する
半導体素子のソフトエラーの発生を簡易に、且つ
確実に防止できる利点がある。
【図面の簡単な説明】
第１図および第２図は本発明の異なる実施例を
示す断面図、第３図はソフトエラー発生防止機能
の説明図、第４図は１トランジスタセルの等価回
路図である。 １……半導体基板、２……表面層、ST……電
荷蓄積領域。

Claims (1)

  1. 【特許請求の範囲】 １ 半導体基板表面に該基板と反対導電型または
    該基板と同一導電型で濃度の高い表面層を薄く設
    けると共に、該表面層中に半導体素子の電荷蓄積
    領域を形成し、且つ該表面層内に該半導体素子間
    を分離する領域を絶縁物で形成し、該表面層から
    該基板内へ進入するα線によつて該基板中で発生
    する電子・正孔対の一方が熱拡散により電荷蓄積
    領域へ入るのを、該基板と表面層とのビルトイン
    ポテンシヤルのみで阻止する構造としてなること
    を特徴とする、α線によるソフトエラー発生防止
    機能を有する半導体素子。 ２ 半導体基板がＮ型で表面層がＰ型であり、そ
    して該表面層を電荷蓄積領域より低電位に、また
    該基板を該表面層より高電位に保つことを特徴と
    する特許請求の範囲第１項記載のα線によるソフ
    トエラー発生防止機能を有する半導体素子。
JP5460679A 1979-05-02 1979-05-02 Semiconductor element having function for avoiding generation of soft error due to alpha ray Granted JPS55146956A (en)

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JPS55146956A JPS55146956A (en) 1980-11-15
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