JPH03250762A - 集積半導体メモリ - Google Patents
集積半導体メモリInfo
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- JPH03250762A JPH03250762A JP2409651A JP40965190A JPH03250762A JP H03250762 A JPH03250762 A JP H03250762A JP 2409651 A JP2409651 A JP 2409651A JP 40965190 A JP40965190 A JP 40965190A JP H03250762 A JPH03250762 A JP H03250762A
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- semiconductor memory
- integrated semiconductor
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Links
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- RRLHMJHRFMHVNM-BQVXCWBNSA-N [(2s,3r,6r)-6-[5-[5-hydroxy-3-(4-hydroxyphenyl)-4-oxochromen-7-yl]oxypentoxy]-2-methyl-3,6-dihydro-2h-pyran-3-yl] acetate Chemical compound C1=C[C@@H](OC(C)=O)[C@H](C)O[C@H]1OCCCCCOC1=CC(O)=C2C(=O)C(C=3C=CC(O)=CC=3)=COC2=C1 RRLHMJHRFMHVNM-BQVXCWBNSA-N 0.000 description 1
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/412—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger using field-effect transistors only
- G11C11/4125—Cells incorporating circuit means for protecting against loss of information
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/005—Circuit means for protection against loss of information of semiconductor storage devices
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
（０００月
【産業上の利用分野］
本発明は、半導体基板に集積化され、且つ行及び列に配
置したＣＭＯＳメモリセルのマトリックスを具えており
、各メモリセルが２つの交差的にレトロ結合させたイン
バータを具え、各インバータが２つの給電端子間の直列
に接続されたＰＭＯＳトランジスタと、抵抗と、ＮＭＯ
３トランジスタを具えている集積半導体メモリに関する
ものである。 ［０００２］ 【従来の技術】 集積ＣＭＯＳスタチックＲＡＭメモリ用の斯種のメモリ
セルについては、ＩＥＥＥ Ｔｒａｎｓａｃｔｉｏｎｓ
ｏｎ Ｎｕｃｌｅａｒ ５ｉｅｎｃｅ 、 Ｖｏｌ、
ＮＳ ３３． Ｎｏ、 ６ 、１９８６年１２月、
第１７３０頁■■ けるＲｉｃｈａｒｄ Ｌ、Ｊｏｈｎｓｏｎ及び５ｉｅｒ
ｒａ Ｅ、Ｄｉｅｈｌによる論文”Ａｎ ｉｍｐｒｏｖ
ｅｄ ｓｉｎｇｌｅｅｖｅｎｔ ｒｅｓｉｓｔｉｖｅ
ｈａｒｄｅｎｉｎｇ ｔｅｃｈｎｉｑｕｅ ｆｏｒ Ｃ
ＭＯ３５ｔａｔｉｃ ＲＡＭ５”に記載されている。こ
の文献に記載されているように、スタチックの６−トラ
ンジスタ全ＣＭＯＳメモリセルは、一方のインバータの
出力端子と他方のインバータの入力端子との間、又はそ
の逆の端子間の抵抗を接続することにより、α粒子に曝
されることにより生ずる情報の損失に関する改善をする
ことができる。斯かる抵抗はメモリセルの出力端子を構
成するノードにおけるキャパシタンスと相俟ってＲＣ回
路を形成し、この回路はα粒子の入射によって放たれた
収集電子による出力端子における電位の急な下落を遅ら
せる。この結果、メモリセルの片側は時間的に長い期間
ずっと妨げられないなめ、セルはこの時間中収集電子を
もっと償うことができ、従ってセルを乱すことになる総
電荷量を増やすことができる。レトロ結合に抵抗を挿入
することの欠点は、メモリセルへの情報の書込みを遅ら
せることにある。さらに抵抗を追加することはメモリセ
ルの表面積を大きくすることになる。他のα放射による
電荷の収集がＲＣ回路の遅延時間を越して継続すれば、
メモリセルの情報は結局最終的に妨げられることになる
。上記引用文献には２つの抵抗対を追加する別の解決策
も提案されている。この場合には、一方のインバータか
ら他方のインバータに、即ち一方のインバータの入力端
子から他方のインバータに、又はその逆に抵抗を交差結
合させる以外に、各インバータの寸法をサブミクロンの
ドレインとＮＭＯ３トランジスタのドレインとの間のも
抵抗を設けている。この解決法の利点はセルを妨げるこ
とになる電荷量を十分に増やせることにある。しかし、
書込み特性が遅くなり、しかも抵抗を形成するのに大き
な基板面積を特徴とする特許う欠点が依然ある。 ［０００３］
置したＣＭＯＳメモリセルのマトリックスを具えており
、各メモリセルが２つの交差的にレトロ結合させたイン
バータを具え、各インバータが２つの給電端子間の直列
に接続されたＰＭＯＳトランジスタと、抵抗と、ＮＭＯ
３トランジスタを具えている集積半導体メモリに関する
ものである。 ［０００２］ 【従来の技術】 集積ＣＭＯＳスタチックＲＡＭメモリ用の斯種のメモリ
セルについては、ＩＥＥＥ Ｔｒａｎｓａｃｔｉｏｎｓ
ｏｎ Ｎｕｃｌｅａｒ ５ｉｅｎｃｅ 、 Ｖｏｌ、
ＮＳ ３３． Ｎｏ、 ６ 、１９８６年１２月、
第１７３０頁■■ けるＲｉｃｈａｒｄ Ｌ、Ｊｏｈｎｓｏｎ及び５ｉｅｒ
ｒａ Ｅ、Ｄｉｅｈｌによる論文”Ａｎ ｉｍｐｒｏｖ
ｅｄ ｓｉｎｇｌｅｅｖｅｎｔ ｒｅｓｉｓｔｉｖｅ
ｈａｒｄｅｎｉｎｇ ｔｅｃｈｎｉｑｕｅ ｆｏｒ Ｃ
ＭＯ３５ｔａｔｉｃ ＲＡＭ５”に記載されている。こ
の文献に記載されているように、スタチックの６−トラ
ンジスタ全ＣＭＯＳメモリセルは、一方のインバータの
出力端子と他方のインバータの入力端子との間、又はそ
の逆の端子間の抵抗を接続することにより、α粒子に曝
されることにより生ずる情報の損失に関する改善をする
ことができる。斯かる抵抗はメモリセルの出力端子を構
成するノードにおけるキャパシタンスと相俟ってＲＣ回
路を形成し、この回路はα粒子の入射によって放たれた
収集電子による出力端子における電位の急な下落を遅ら
せる。この結果、メモリセルの片側は時間的に長い期間
ずっと妨げられないなめ、セルはこの時間中収集電子を
もっと償うことができ、従ってセルを乱すことになる総
電荷量を増やすことができる。レトロ結合に抵抗を挿入
することの欠点は、メモリセルへの情報の書込みを遅ら
せることにある。さらに抵抗を追加することはメモリセ
ルの表面積を大きくすることになる。他のα放射による
電荷の収集がＲＣ回路の遅延時間を越して継続すれば、
メモリセルの情報は結局最終的に妨げられることになる
。上記引用文献には２つの抵抗対を追加する別の解決策
も提案されている。この場合には、一方のインバータか
ら他方のインバータに、即ち一方のインバータの入力端
子から他方のインバータに、又はその逆に抵抗を交差結
合させる以外に、各インバータの寸法をサブミクロンの
ドレインとＮＭＯ３トランジスタのドレインとの間のも
抵抗を設けている。この解決法の利点はセルを妨げるこ
とになる電荷量を十分に増やせることにある。しかし、
書込み特性が遅くなり、しかも抵抗を形成するのに大き
な基板面積を特徴とする特許う欠点が依然ある。 ［０００３］
本発明の目的はα放射に不感応で、しかもα放射によっ
て生ずる妨害に対する特別な手段を講じないでメモリセ
ルと同じ基板表面積で済むメモリセルのマトリックスを
具えている集積半導体メモリ・を提供することにある。 ［０００４］
て生ずる妨害に対する特別な手段を講じないでメモリセ
ルと同じ基板表面積で済むメモリセルのマトリックスを
具えている集積半導体メモリ・を提供することにある。 ［０００４］
本発明は冒頭にて述べた種類の集積半導体メモリにおい
て、前記各ＮＭＯ３トランジスタの少なくともＮＭＯＳ
トランジスタのＮＭＯＳトランジスタのドレインに交差
的に接続し前記メモリセルの少なくともＮＭＯＳトラン
ジスタの寸法をサブミクロンの集積半導体メモリ。
て、前記各ＮＭＯ３トランジスタの少なくともＮＭＯＳ
トランジスタのＮＭＯＳトランジスタのドレインに交差
的に接続し前記メモリセルの少なくともＮＭＯＳトラン
ジスタの寸法をサブミクロンの集積半導体メモリ。
【請
求項３】少なくとも１個のＭＯＳ トランジスタのドレ
インを別のＭＯＳトランジスタを介してビットラインに
接続したことを特徴とする。前述した欠点を軽減するな
めに本発明による集積半導体メモリに講する手段はＰチ
ャネルトランジスタのドレイン接点と前記ＮＭＯＳトラ
ンジスタのドレイン接点との間の抵抗を付加し、且つ一
方ではＰチャネルトランジスタの各ゲートと他のＰチャ
ネルトランジスタのドレインとの間を、他方では前記Ｎ
ＭＯＳトランジスタの各ゲートと他の前記ＮＭＯＳトラ
ンジスタのドレインとの間を直接交差接続する。 ［０００５］ 本発明による集積半導体メモリの好適例では、前記寸法
をサブミクロンのドレインと前記ＮＭＯ３トランジスタ
のドレインとの間の抵抗の値を５０ ｋΩよりも高い値
とする。 ［０００６］
求項３】少なくとも１個のＭＯＳ トランジスタのドレ
インを別のＭＯＳトランジスタを介してビットラインに
接続したことを特徴とする。前述した欠点を軽減するな
めに本発明による集積半導体メモリに講する手段はＰチ
ャネルトランジスタのドレイン接点と前記ＮＭＯＳトラ
ンジスタのドレイン接点との間の抵抗を付加し、且つ一
方ではＰチャネルトランジスタの各ゲートと他のＰチャ
ネルトランジスタのドレインとの間を、他方では前記Ｎ
ＭＯＳトランジスタの各ゲートと他の前記ＮＭＯＳトラ
ンジスタのドレインとの間を直接交差接続する。 ［０００５］ 本発明による集積半導体メモリの好適例では、前記寸法
をサブミクロンのドレインと前記ＮＭＯ３トランジスタ
のドレインとの間の抵抗の値を５０ ｋΩよりも高い値
とする。 ［０００６］
以下図面を参照して実施例につき説明するに、図１に示
す本発明による６−トランジスタ全ＣＭＯＳ ＳＲＡＭ
セルは、２個のＰＭＯ８トランジスタＰ１及びＲ２と、
４個のＮＭＯＳトランジスタＮｉ、 Ｎ２． Ｎ３及び
Ｎ４との６個のトランジスタを具えている。このメモリ
セルは２個の抵抗Ｒ１及びＲ２も具えている。メモリセ
ルを２つの給電リード線ｖＤＤとＯとの間の接続する。 ＣＭＯＳメモリセルの出力端子１及び２をトランジスタ
Ｎ１及びＮ３を介してビットラインＢＬ及び非ビットラ
イン
す本発明による６−トランジスタ全ＣＭＯＳ ＳＲＡＭ
セルは、２個のＰＭＯ８トランジスタＰ１及びＲ２と、
４個のＮＭＯＳトランジスタＮｉ、 Ｎ２． Ｎ３及び
Ｎ４との６個のトランジスタを具えている。このメモリ
セルは２個の抵抗Ｒ１及びＲ２も具えている。メモリセ
ルを２つの給電リード線ｖＤＤとＯとの間の接続する。 ＣＭＯＳメモリセルの出力端子１及び２をトランジスタ
Ｎ１及びＮ３を介してビットラインＢＬ及び非ビットラ
イン
【外１】
ＢＬ
にそれぞれ接続する。トランジスタＮ１及びＮ３のゲー
トを既知のワードラインＷＬに一緒に接続する。寸法を
サブミクロンＰ１及びＲ２のゲートをそれぞれ寸法をサ
ブミクロンＰ２及びＰｌのドレイン（ノード１２及び１
１）に直接接続する。ＮＭＯ３トランジスタＮ２及びＮ
４のゲートはそれぞれＮＭＯＳトランジスタＮ４及びＮ
２のドレインに直接接続する。寸法をサブミクロンＰ１
及びＲ２のドレインはそれぞれ抵抗Ｒ１及びＲ２を介し
て出力端子１及び２に接続する。 ［０００７］ 単一ビットラインＢＬ又は
トを既知のワードラインＷＬに一緒に接続する。寸法を
サブミクロンＰ１及びＲ２のゲートをそれぞれ寸法をサ
ブミクロンＰ２及びＰｌのドレイン（ノード１２及び１
１）に直接接続する。ＮＭＯ３トランジスタＮ２及びＮ
４のゲートはそれぞれＮＭＯＳトランジスタＮ４及びＮ
２のドレインに直接接続する。寸法をサブミクロンＰ１
及びＲ２のドレインはそれぞれ抵抗Ｒ１及びＲ２を介し
て出力端子１及び２に接続する。 ［０００７］ 単一ビットラインＢＬ又は
【外２】
ＢＬ
を経て書込み及び読取りをしたり、或いは一方のビット
ラインＢＬ又は
ラインＢＬ又は
【外３】
■
を経て書込みをし、且つ他方のビットライン又はＢＬを
経て読取りをすることができることは明らかである。 ワードラインＶＩＩＬは低レベルにあり、ノード１及び
１１は高レベルにあるものとする。このことは寸法をサ
ブミクロンＰ１とＮＭＯ３トランジスタＮ４がターン・
オーンし且つ寸法をサブミクロンＰ２とＮＭＯ３トラン
ジスタＮ２がターン・オフすることを意味する。α粒子
の入射による電子の収集によって出力ノード１が放電す
ると、ノード１１を放電させる電流は抵抗Ｒ１により
（ＶＤＤ十ＶＤ ） ／Ｒ１に限定され、ここにＶＤは
電子を収集するＮ＋ドレイン拡散領域のＮＰダイオード
の順方向電圧である。この電流が導通トランジスタＰ１
により十分に供給され得るように抵抗Ｒ１の抵抗値を選
定すれば、ノード１１における電位の低下はごく僅かと
なる。この結果、トランジスタＰ２はターン・オフし続
けるため、このトランジスタはノード１２及び出力ノー
ド２を帯電させることができない。トランジスタＰ２の
ドレインであるノード１２の電位は低レベルのままであ
るため、トランジスタＰ１はターン・オンし続ける。従
って、α粒子の入射により電荷が内部に収集されたセル
はα放射に対して完全に不感応なものとなる。これと同
じようなことは、同じα放射によって発生されるホール
形態の電荷がノード１２に収集される場合にも云える。 ［０００８］ 図２のグラフは電荷量のシミュレーションを示し、メモ
リセル内の情報がＰＭＯＳトランジスタとＮＭＯ３トラ
ンジスタのドレイン間の挿入した抵抗の抵抗値の関数と
して全く乱されることがないことがわかる。このグラフ
にプロットした線Ａは寸法をサブミクロンのドレインと
ＮＭＯ３トランジスタのドレインとの間の抵抗値をＯΩ
とし、且つトランジスタの各ゲートと他方のトランジス
タのドレインとの間の抵抗（ＲＧｌ及びＲＧ２）を介挿
した（前記引用文献の第６図に見られるように）場合の
シミュレーション結果を示す。線Ｂはメモリセル内の情
報が抵抗値Ｒ１及びＲ２の関数として全く乱されなくな
る臨界的な電荷量のシミユレーション値を示したもので
ある。グラフから明らかなように、５０ ｋΩよりも多
少高く、しかも７５ ｋΩよりも多少低い抵抗値の場合
にメモリセル内の情報を有効に保護することができる。 抵抗値が５０ ｋΩ以下の場合には、例えばＮＭＯ３ト
ランジスタＮ１のドレイン電圧が過度に降下するため、
情報が失われることになる。抵抗値が高過ぎ、例えば１
００にΩ以上の場合にはメモリセルの書込特性が悪影響
を受けることになる。上述したことは、ＳＲＡＭメモリ
におけるメモリセルの寸法として、少なくともＮＭＯ３
トランジスタのゲートの長さをサブミクロンのレンジと
する寸法のものに対してシミュレーションとした場合で
ある。シミュレーションは次のような寸法のトランジス
タを用いて行なった。
経て読取りをすることができることは明らかである。 ワードラインＶＩＩＬは低レベルにあり、ノード１及び
１１は高レベルにあるものとする。このことは寸法をサ
ブミクロンＰ１とＮＭＯ３トランジスタＮ４がターン・
オーンし且つ寸法をサブミクロンＰ２とＮＭＯ３トラン
ジスタＮ２がターン・オフすることを意味する。α粒子
の入射による電子の収集によって出力ノード１が放電す
ると、ノード１１を放電させる電流は抵抗Ｒ１により
（ＶＤＤ十ＶＤ ） ／Ｒ１に限定され、ここにＶＤは
電子を収集するＮ＋ドレイン拡散領域のＮＰダイオード
の順方向電圧である。この電流が導通トランジスタＰ１
により十分に供給され得るように抵抗Ｒ１の抵抗値を選
定すれば、ノード１１における電位の低下はごく僅かと
なる。この結果、トランジスタＰ２はターン・オフし続
けるため、このトランジスタはノード１２及び出力ノー
ド２を帯電させることができない。トランジスタＰ２の
ドレインであるノード１２の電位は低レベルのままであ
るため、トランジスタＰ１はターン・オンし続ける。従
って、α粒子の入射により電荷が内部に収集されたセル
はα放射に対して完全に不感応なものとなる。これと同
じようなことは、同じα放射によって発生されるホール
形態の電荷がノード１２に収集される場合にも云える。 ［０００８］ 図２のグラフは電荷量のシミュレーションを示し、メモ
リセル内の情報がＰＭＯＳトランジスタとＮＭＯ３トラ
ンジスタのドレイン間の挿入した抵抗の抵抗値の関数と
して全く乱されることがないことがわかる。このグラフ
にプロットした線Ａは寸法をサブミクロンのドレインと
ＮＭＯ３トランジスタのドレインとの間の抵抗値をＯΩ
とし、且つトランジスタの各ゲートと他方のトランジス
タのドレインとの間の抵抗（ＲＧｌ及びＲＧ２）を介挿
した（前記引用文献の第６図に見られるように）場合の
シミュレーション結果を示す。線Ｂはメモリセル内の情
報が抵抗値Ｒ１及びＲ２の関数として全く乱されなくな
る臨界的な電荷量のシミユレーション値を示したもので
ある。グラフから明らかなように、５０ ｋΩよりも多
少高く、しかも７５ ｋΩよりも多少低い抵抗値の場合
にメモリセル内の情報を有効に保護することができる。 抵抗値が５０ ｋΩ以下の場合には、例えばＮＭＯ３ト
ランジスタＮ１のドレイン電圧が過度に降下するため、
情報が失われることになる。抵抗値が高過ぎ、例えば１
００にΩ以上の場合にはメモリセルの書込特性が悪影響
を受けることになる。上述したことは、ＳＲＡＭメモリ
におけるメモリセルの寸法として、少なくともＮＭＯ３
トランジスタのゲートの長さをサブミクロンのレンジと
する寸法のものに対してシミュレーションとした場合で
ある。シミュレーションは次のような寸法のトランジス
タを用いて行なった。
【０００９】
寸法をサブミクロン：ゲート長：０．８ｐｍゲート幅二
０．８μｍ ＮＭＯ３トランジスタ：ゲート長：０．７μｍゲート幅
＝１４４μｍ ［００１０］ 前述したシミュレーションの場合には、出力端子１にて
収集する電荷は次式に基く電流として説明することがで
きるものとした。即ち、［００１１］ ■。。１１−■ｏｅＸｐ（−ｔ／α） ［００１２］ ここに■ は瞬時１＝０における収集電流であり、αは
電荷収集の時定数である。Ｑ を収集電荷の総量とす
れば、Ｑ −α■ ・ｄｔとなる。シミュレーｃｏ
ｌｌ ｃｏｌｌ−ｃｏｉ
ｌジョンに対しては、αを１／２・ｎｓとし、ＶＤＤを
２ｖとし、且つワードラインＷＬの電圧をＯｖとした。 シミュレーションの開始時に片側のノード１及び１１と
、反対側のノード２及び１２の電位をそれぞれ２ｖ及び
Ｏｖに初期化する。シミュレーションによるグラフは、
セルの抵抗値を５０ ｋΩより多少高く、しかも７５
ｋΩより多少低い値とすれば、セルをα放射に対して全
く不感応とするのに十分であることを呈した。このセル
の抵抗はセルのＮ十拡散領域とＰ十拡散領域との間をポ
リシリコンの相互接続トラックで橋絡することにより実
現し得るため、実際上メモリセルに抵抗を用いてもセル
に必要な基板の表面積を大きくすることにはならない。 さちに、抵抗の値は比較的低い値とするため、書込みに
関係する時定数は小さい。従って、抵抗を付加してもセ
ルの書込み特性には殆ど影響を及ぼさない。
０．８μｍ ＮＭＯ３トランジスタ：ゲート長：０．７μｍゲート幅
＝１４４μｍ ［００１０］ 前述したシミュレーションの場合には、出力端子１にて
収集する電荷は次式に基く電流として説明することがで
きるものとした。即ち、［００１１］ ■。。１１−■ｏｅＸｐ（−ｔ／α） ［００１２］ ここに■ は瞬時１＝０における収集電流であり、αは
電荷収集の時定数である。Ｑ を収集電荷の総量とす
れば、Ｑ −α■ ・ｄｔとなる。シミュレーｃｏ
ｌｌ ｃｏｌｌ−ｃｏｉ
ｌジョンに対しては、αを１／２・ｎｓとし、ＶＤＤを
２ｖとし、且つワードラインＷＬの電圧をＯｖとした。 シミュレーションの開始時に片側のノード１及び１１と
、反対側のノード２及び１２の電位をそれぞれ２ｖ及び
Ｏｖに初期化する。シミュレーションによるグラフは、
セルの抵抗値を５０ ｋΩより多少高く、しかも７５
ｋΩより多少低い値とすれば、セルをα放射に対して全
く不感応とするのに十分であることを呈した。このセル
の抵抗はセルのＮ十拡散領域とＰ十拡散領域との間をポ
リシリコンの相互接続トラックで橋絡することにより実
現し得るため、実際上メモリセルに抵抗を用いてもセル
に必要な基板の表面積を大きくすることにはならない。 さちに、抵抗の値は比較的低い値とするため、書込みに
関係する時定数は小さい。従って、抵抗を付加してもセ
ルの書込み特性には殆ど影響を及ぼさない。
【図１】
本発明による６−トランジスタ全ＣＭＯ３ＳＲＡＭセル
の一例を示す回路である。
の一例を示す回路である。
【図２】
α放射の妨害に対する本発明によるセルの感度を抵抗値
の関数として示した特性図である。
の関数として示した特性図である。
メモリセルの出力端子
１
２
ＰＭＯ８トランジスタ
Ｎ１〜Ｎ４
ＮＭＯ３トランジスタ
１
２
抵抗
Ｌ
ビットライン
【外５】
゛肛非ビッ
トライン
Ｌ
ワードライン
図面
【図１】
【図２】
Claims (5)
- 【請求項１】半導体基板に集積化され、且つ行及び列に
配置したＣＭＯＳメモリセルのマトリックスを具えてお
り、各メモリセルが２つの交差的にレトロ結合させたイ
ンバータを具え、各インバータが２つの給電端子間に直
列に接続されたＰＭＯＳトランジスタと、抵抗と、ＮＭ
ＯＳトランジスタを具えている集積半導体メモリにおい
て、前記各ＮＭＯＳトランジスタのゲートをそれぞれ他
方のＮＭＯＳトランジスタのドレインに交差的に接続し
、前記各ＰＭＯＳトランジスタのゲートをそれぞれ他方
のＰＭＯＳトランジスタのドレインに交差的に接続し、
少なくとも１個のＭＯＳトランジスタのドレインを別の
ＭＯＳトランジスタを介してビットラインに接続したこ
とを特徴とする集積半導体メモリ。 - 【請求項２】前記ＰＭＯＳトランジスタのドレインと前
記ＮＭＯＳトランジスタのドレインとの間の抵抗の値を
５０ｋΩよりも高い値としたことを特徴とする請求項１
の集積半導体メモリ。 - 【請求項３】前記メモリセルの少なくともＮＭＯＳトラ
ンジスタの寸法をサブミクロンのレンジのものとしたこ
とを特徴とする請求項１又は２の集積半導体メモリ。 - 【請求項４】前記抵抗値を約７５ｋΩとしたことを特徴
とする請求項２の集積半導体メモリ。 - 【請求項５】前記抵抗を、前記半導体基板におけるｐ領
域内のＮＭＯＳトランジスタのドレインを前記基板にお
けるｎ領域内のＰＭＯＳトランジスタのドレインに接続
するポリシリコンの相互接続トラックで実現したことを
特徴とする請求項１２、３又は４のいずれかに記載の集
積半導体メモリ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| NL8903033A NL8903033A (nl) | 1989-12-11 | 1989-12-11 | Alfa-straling ongevoelige 6 transistor cmos geheugencel. |
| NL8903033 | 1989-12-11 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03250762A true JPH03250762A (ja) | 1991-11-08 |
Family
ID=19855766
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2409651A Pending JPH03250762A (ja) | 1989-12-11 | 1990-12-11 | 集積半導体メモリ |
Country Status (3)
| Country | Link |
|---|---|
| EP (1) | EP0432846A1 (ja) |
| JP (1) | JPH03250762A (ja) |
| NL (1) | NL8903033A (ja) |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5303190A (en) * | 1992-10-27 | 1994-04-12 | Motorola, Inc. | Static random access memory resistant to soft error |
| DE69911014T2 (de) * | 1998-06-05 | 2004-07-08 | Bae Systems Information And Electronic Systems Integration Inc. | Strahlengeschützter 6-transistorenspeicher mit wahlfreiem zugriff und speicherbauelement |
| AU2151800A (en) | 1999-05-28 | 2000-12-18 | Lockheed Martin Corporation | Single event upset (seu) hardened static random access memory cell |
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| AU4165400A (en) | 1999-07-28 | 2001-02-19 | Lockheed Martin Corporation | Enhanced single event upset immune latch circuit |
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| US11342915B1 (en) | 2021-02-11 | 2022-05-24 | Bae Systems Information And Electronic Systems Integration Inc. | Cold spare tolerant radiation hardened generic level shifter circuit |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2212681A (en) * | 1987-11-20 | 1989-07-26 | Philips Nv | Accessing memory cells |
-
1989
- 1989-12-11 NL NL8903033A patent/NL8903033A/nl not_active Application Discontinuation
-
1990
- 1990-12-07 EP EP90203225A patent/EP0432846A1/en not_active Withdrawn
- 1990-12-11 JP JP2409651A patent/JPH03250762A/ja active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| NL8903033A (nl) | 1991-07-01 |
| EP0432846A1 (en) | 1991-06-19 |
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