JPH01293653A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体記憶装置、特にバイポーラスタティック
ＲＡＭ型の半導体記憶装置に関する。

〔従来の技術〕

半導体記憶装置に多くの種類があるが、バイポーラトラ
ンジスタを用いたスタティックＲＡＭもその一つである
。

第２図は従来のバイポーラ型スタティックＲＡＭの一例
の等価回路図である。

このＲＡＭはエミッタ結合型であって、そのメモリセル
はワード線Ｗ１．Ｗ２との間に二対のｎｐｎトランジス
タＴｒｙ、Ｔｒ２からなるフリップフロップを有し、ト
ランジスタＴｒｌおよびＴｒ２の一方のエミッタがビッ
ト線Ｂ、、Ｂ２に接続されるとともに他方のエミッタは
ワード線Ｗ２に共通接続されており、さらにトランジス
タＴｒ１　、Ｔｒ２のベース及びコレクタはそれぞれｐ
ｎｐトランジスタＴｒｇ　、Ｔｒ４のコレクタ及びベー
スに接続された後、トランジスタＴｒ９゜Ｔｒ４のエミ
ッタがワード線Ｗｌに接続されることによって構成され
る。このメモリセルは、従来技術においては、以下の様
な手法にてチップ上に作り込まれていた。

第３図は第２図のＡ部を半導体基板に実現したものの断
面図である。

ｐ型シリコン基板１に高濃度ｎ型埋込層２、低濃度ｎ型
エピタキシャル層３を形成した後、絶縁分離層６及び絶
縁膜５を形成する０次に、拡散法またはイオン注入法を
用いて抵抗補償用高濃度ｎ型拡散層８、Ｐ型拡散層９，
１０、ｎ＋型型数散層１１形成する。第２図のｎｐｎト
ランジスタＴｒ２は、ｎ１型埋込層２とｎ型エピタキシ
ャル層３をコレクタ、ｐ型拡散層９をベース、ｎ＋＋拡
散１１１をエミッタとして構成される。ｐｎｐトランジ
スタＴｒ４は、ｐ型拡散層９をコレクタ、ｎ＋＋埋込層
２とｎ型エピタキシャル層３とをベース、ｐ型拡散層１
０をエミッタとして構成される。

〔発明が解決しようとする課題〕

上述した従来のメモリセル構造においては、ｐｎｐトラ
ンジスタが横型構造を有している点が最大の欠点となっ
ている。メモリセルの動作速度を評価する場合、代表的
な特性として、（ｉ）書込み時間’ｒｗｐ、（ｉｔ）書
込み回復時間ＴＩＩＲ，（ｉｉｉ）読出し時間ＴＡＡが
あるが、問題となるのは（ｉ＞と（ｉｔ）のＴ’ｗｐと
ＴＷＲである。第３図かられかるように、ｐ型拡散層１
０は、横型ｐｎｐトランジスタＴｒ４のエミッタとして
働くばかりでなく、縦型ｐｎｐトランジスタＴ　ｒ　２
のエミッタとしても作用しているので、エミッタ１０か
ら注入される電流の内ある割合の電流は、シリコン基板
１へも流れ込み、流れ込んだ電流は基板リーク電流とし
て観測されることになる。とりわけ、書込み状態の様に
エミッタ１０に大電流を流し込んだ場合には、読方向電
流成分よりも縦方向電流成分の占める割合が極端に多く
なり、書込み動作に有効な電流が期待される程増加せず
、結果的に書込み時間Ｔ’ｗｐのスピードアップに結び
付かないという欠点を持つばかりでなく、多量に注入さ
れた基板リーク電流は基板の電位を上昇させ、非選択セ
ルの保持特性を大幅に劣化させてしまうという欠点を持
つ。

また、エミッタ１０からは正孔が低濃度のｎ型エピタキ
シャル層３に注入されるが、ｎ型エピタキシャル層３中
の正孔寿命は長いため、ｎ型エピタキシャル層全体に亘
って正孔の蓄積が発生してしまうことになる。蓄積され
た正孔はｎｐｎ）ラジスタＴｒ２側へ拡散して行き、ｎ
ｐｎトランジスタのベース９に注入されることになる。

従って、蓄積正孔がなくならない限り、ｎｐｎトランジ
スタは非導通とならないことになるため、書込み後回復
時間ＴＷＲが長くなってしまう欠点も持つ。

さらに、この正孔蓄積は、該当ワード線が選択されて書
込みパルスが入力されるまでの時間中にも導通側のトラ
ンジスタ部にて発生しており、結果的に反転書込み動作
の遅れを引起してしまうという欠点も有する。

〔課題を解決するための手段〕

本発明の半導体記憶装置は、高濃度ｎ型埋込層を有する
半導体基板上に配置された一対のｎｐｎトランジスタと
一対のｐｎｐトランジスタにて構成されるフリップフロ
ップ回路を単位メモリセルとする半導体記憶装置におい
て、前記ｐｎｐトランジスタが縦型構造を有することを
特徴としている。

また、本発明の半導体記憶装置においては、縦型ｐｎｐ
トランジスタのｎ型ベース領域の直下領域の一部に高濃
度ｎ型埋込層とｎ型ベース領域とを接続するようにｎ型
拡散領域が設けられている。すなわち、ｐｎｐ）−ラン
ジスタを縦型構造とすることで、エミッタから注入され
た正孔のコレクタ効率を大幅に高め、基板側へリークす
る電流を減らすとともに、蓄積正孔の発生をなくそうと
するものである。

〔実施例〕

次に、本発明の実施例について図面を参照して説明する
。

第１図（ａ）〜（Ｃ）は本発明の実施例の製造方法を説
明するための工程順に示した半導体チップの断面図であ
る。

まず、第１図（ａ）に示すように、ｐ型シリコン基板１
に高濃度のｎ型埋込層２を形成した後、所定の位置に高
濃度ｐ型埋込層４を形成する。このとき、高濃度ｎ型埋
込Ｎ２の形成には不純物原子としてアンチモンを用い、
高濃度Ｐ型埋込層４の形成にはホウ素を用いる。次に、
低濃度のｎ型エピタキシャル層３を成長させ、絶縁膜５
で埋設された絶縁分離層６を形成すると、ｎ型エピタキ
シャル層中の一部にｎ型拡散層４が形成される。

これはアンチモン原子に比ベホウ素原子の方がエピタキ
シャル成長時のせり上り及びオートドーピング量が多い
ためである。このとき、ｐ型埋込層４が絶縁分離層５に
接しないように形成する。

次に、第１図（ｂ）に示すように、ホトレジスト膜をマ
スクとしリンをイオン注入することによって縦型ｐｎｐ
トランジスタのベース領域となるｎ型拡散層７を所定の
位置に形成する。

次に、第１図（ｃ）に示すように、イオン注入法により
ｎ型拡散層９および１０、抵抗補償用ｎ型拡散層８、高
濃度ｎ型拡散層１１を順次形成して縦型なｐｎｐトラン
ジスタを有するメモリセルが完成される。ここで、ｐ型
埋込層４とｎ型拡散層７が重なり合うように形成するこ
とが必要である。

この実施例において、低濃度ｎ型エピタキシャル層３は
ｐ型埋込層４及びｎ型拡散層７によって高濃度ｎ型拡散
層１０とは直接接することが無いため、ｎ型拡散層１０
から注入された正孔が蓄積されることはない、また、シ
リコン基板１のリーク電流は、（イ）低濃度ｎ型エピタ
キシャル層３とＮ型拡散層１０直下のｐ型埋込層４との
面積比、（ロ）ｐｎｐトランジスタとｐｎｐトランジス
タのβ比（エミッタ接地電流増幅率）によって決定され
るが、ｐｎｐトランジスタのβの方が圧倒的に大きいた
め、非常に低く抑えることができる。

上記実施例においては、埋込層形成用不純物としてアン
チモン原子とホウ素原子を用いた場合につき説明したが
、Ｎ型埋込層の層抵抗を更に下げる目的にて不純物とし
てヒ素原子を用いることができる０通常、ヒ素を埋込層
形成に用いる場合にはエピタキシャル成長中のオートド
ーピングがアンチモンに比べ多いため、縦型ｐｎｐトラ
ンジスタのコレクタとなるｐ型埋込層の不純物濃度の制
御性が悪いという欠点を持つが、エピタキシャル成長を
２回行なうことで解決される。

〔発明の効果〕

以上説明したように、本発明は、メモリセルの縦型ｐｎ
ｐトランジスタを実現することにより従来問題となって
いた基板リーク電流を大幅に減少させることが出来ると
ともに、蓄積正孔の発生を抑えることが出来るため、書
込み時間Ｔ’ｗｐ、書込み後回復時間ＴＷＲなどの動作
速度を改善できる効果を有する。

【図面の簡単な説明】

第１図（ａ）〜（ｃ）は本発明の一実施例を説明するた
めの工程順に示した半導体チップの断面図、第２図は従
来のバイポーラ型スタティックＲＡＭの一例の回路図、
第３図は第２図のＡ部を半導体基板に実現したものの断
面図である。 １・・・ｐ型シリコン基板、２・・・高濃度ｎ型入埋込
層、３・・・低濃度ｎ型エピタキシャル層、４・・・ｐ
型埋込層、５・・・絶縁膜、６・・・絶縁分離層、７・
・・ｎ型拡散層、８・・・ｎ＋型型数散層９・・・ｎ型
拡散層、１０．１１・・・ｎ型拡散層、Ｂ、、Ｂ２・・
・ビット線、Ｗｌ、Ｗ２・・・ワード線。

Claims (1)

【特許請求の範囲】
1. 高濃度ｎ型埋込層を有する半導体基板上に配置された一
   対のｎｐｎトランジスタと一対のｐｎｐトランジスタに
   て構成されるフリップフロップ回路を単位メモリセルと
   する半導体記憶装置において、前記ｐｎｐトランジスタ
   が縦型構造を有することを特徴とする半導体記憶装置。