JPS63232460A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPS63232460A JPS63232460A JP62067384A JP6738487A JPS63232460A JP S63232460 A JPS63232460 A JP S63232460A JP 62067384 A JP62067384 A JP 62067384A JP 6738487 A JP6738487 A JP 6738487A JP S63232460 A JPS63232460 A JP S63232460A
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- Japan
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- film
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- Pending
Links
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Landscapes
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- Semiconductor Memories (AREA)
- Bipolar Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はバイポーラメモリに関し、特にＲＡＭ （ラン
ダムアクセスメモリ）用セルの保持不良が無くなり、か
つ書込み後回復時間の速い半導体記憶装置に間する。
ダムアクセスメモリ）用セルの保持不良が無くなり、か
つ書込み後回復時間の速い半導体記憶装置に間する。
（従来の技術〕
一般に、バイポーラＲＡＭ用セルは一対のｎｐｎ トラ
ンジスタからなるフリップフロップ回路と負荷素子とで
構成される。この負荷素子には各種のものが提案されて
いるが、特に低消費電力、高速動作及び高集積化を同時
に実現しようとするデバイスにおいては、ＰｎＰ ）ラ
ンジスタを負荷素子として使用する場合が多い。第３図
はこのメモリーセルを示し、ハイ側ワード線ＷＴとロー
側ワード線Ｗ、との間に一対のｎｐｎトランジスタＴ、
１゜Ｔ、からなるフリップフロップを有し、トランジス
タＴ、いＴ、の各２つのエミッタの中の１つのエミッタ
が読み出し／書き込み用エミッタとしてビット線り、Ｉ
５に接続され、他方のエミッタは情報保持用エミッタと
してワード線Ｗ、に接続され、また、ベース及びコレク
タはそれぞれｐｎｐ）ランジスタＴｒ３、Ｔ、、のコレ
クタ及びベースに接続されたのち、トランジスタＴ０、
Ｔ、、４のエミッタがワード線Ｗアに接続されることに
よってｐｎｐ型トランジスタを負・荷素子とする単位メ
モリーセルが構成される。
ンジスタからなるフリップフロップ回路と負荷素子とで
構成される。この負荷素子には各種のものが提案されて
いるが、特に低消費電力、高速動作及び高集積化を同時
に実現しようとするデバイスにおいては、ＰｎＰ ）ラ
ンジスタを負荷素子として使用する場合が多い。第３図
はこのメモリーセルを示し、ハイ側ワード線ＷＴとロー
側ワード線Ｗ、との間に一対のｎｐｎトランジスタＴ、
１゜Ｔ、からなるフリップフロップを有し、トランジス
タＴ、いＴ、の各２つのエミッタの中の１つのエミッタ
が読み出し／書き込み用エミッタとしてビット線り、Ｉ
５に接続され、他方のエミッタは情報保持用エミッタと
してワード線Ｗ、に接続され、また、ベース及びコレク
タはそれぞれｐｎｐ）ランジスタＴｒ３、Ｔ、、のコレ
クタ及びベースに接続されたのち、トランジスタＴ０、
Ｔ、、４のエミッタがワード線Ｗアに接続されることに
よってｐｎｐ型トランジスタを負・荷素子とする単位メ
モリーセルが構成される。
第４図は第３図の点線部分りを示し、Ｐ型シリコン基板
１上に高濃度ｎ型埋込層２、低濃度ｎ型エピタキシャル
層３妻形成したのち、Ｐ型拡散領域１０２．１０４高濃
度ｎ型拡散領域１０１を順次形成することによって実現
されていた。ここで、４は素子分離用溝、１００Ａ、１
００Ｂ、１００Ｃ，１０００，１００Ｂは電極配線接続
用コンタクト穴である。
１上に高濃度ｎ型埋込層２、低濃度ｎ型エピタキシャル
層３妻形成したのち、Ｐ型拡散領域１０２．１０４高濃
度ｎ型拡散領域１０１を順次形成することによって実現
されていた。ここで、４は素子分離用溝、１００Ａ、１
００Ｂ、１００Ｃ，１０００，１００Ｂは電極配線接続
用コンタクト穴である。
高濃度ｎ型拡散領域１０１ 、 Ｐ型拡散領域１０２、
高濃度ｎ型埋込Ｎ２．および低濃度ｎ型エピタキシャル
層３によって縦型ｎｐｎ ｌ−ランジスタが構成される
とともに、Ｐ型拡散領域１０４、高濃度ｎ型埋込層２お
よび低濃度ｎ型エピタキシャル層３、Ｐ型拡散領域１０
２によって横型ｐｎｐ）ランジスタが構成され、これら
はそれぞれ第３図におけるトランジスタＴｒｌＸＴｒ３
に相当する。
高濃度ｎ型埋込Ｎ２．および低濃度ｎ型エピタキシャル
層３によって縦型ｎｐｎ ｌ−ランジスタが構成される
とともに、Ｐ型拡散領域１０４、高濃度ｎ型埋込層２お
よび低濃度ｎ型エピタキシャル層３、Ｐ型拡散領域１０
２によって横型ｐｎｐ）ランジスタが構成され、これら
はそれぞれ第３図におけるトランジスタＴｒｌＸＴｒ３
に相当する。
メモリーセルの形式としては、横型ｐｎｐトランジスタ
と縦型ｎｐｎ）ランジスクでｐｎｐｎランチ回路を構成
しているため、ｐｎｐ）ランジスタの特性が動作速度に
極めて大きな影響を及ぼすが、特に重要な特性は書込み
後回復時間（ＴＷ＊）である。
と縦型ｎｐｎ）ランジスクでｐｎｐｎランチ回路を構成
しているため、ｐｎｐ）ランジスタの特性が動作速度に
極めて大きな影響を及ぼすが、特に重要な特性は書込み
後回復時間（ＴＷ＊）である。
第４図のメモリーセルにおいて、書き込み時ｐｎｐ）ラ
ンジスタのエミッタ１０２からホールが低濃度のｎ型エ
ピタキシャル領域３に注入されるが、ｎ型の濃度が低い
ためにホールの寿命が長く、ホールの蓄積が発生する。
ンジスタのエミッタ１０２からホールが低濃度のｎ型エ
ピタキシャル領域３に注入されるが、ｎ型の濃度が低い
ためにホールの寿命が長く、ホールの蓄積が発生する。
蓄積されたホールは、書込みパルス幅が終了したのちも
ｎｐｎトランジスタ側へ拡散により流れてゆき、ｎ ｐ
ｎ−トランジスタをｏｎ状態に保ち続けるように働く
ため結果的に書込み後回復時間（Ｔｗｍ）の増大を引き
起こす。
ｎｐｎトランジスタ側へ拡散により流れてゆき、ｎ ｐ
ｎ−トランジスタをｏｎ状態に保ち続けるように働く
ため結果的に書込み後回復時間（Ｔｗｍ）の増大を引き
起こす。
つまり、ホールの蓄積を減少させれば書込み回復時間は
（Ｔ、、Ｒ）は速くなるわけである。
（Ｔ、、Ｒ）は速くなるわけである。
このホールの蓄積は、主にベース領域とエミッタ領域の
直下の低濃度エピタキシャル領域３に起こるため、でき
る限り上記領域の体積を減らせばホールの蓄積は減るこ
とになるが、横型りｎｐ）ランジスタのベース幅Ｗｐは
書込みパルス幅に密接に関係しており、ある４定値以下
に設定することはできない状況にある。
直下の低濃度エピタキシャル領域３に起こるため、でき
る限り上記領域の体積を減らせばホールの蓄積は減るこ
とになるが、横型りｎｐ）ランジスタのベース幅Ｗｐは
書込みパルス幅に密接に関係しており、ある４定値以下
に設定することはできない状況にある。
つまりベース幅Ｗｐの減少はｐｎｐトランジスタのエミ
ッタ接地電流増幅率βｐの増大につながり、βｐの増大
により前記ラッチ回路を深いラッチ状態に追い込むこと
となり、結果的にフリップフロップ回路の反転時間（＝
書込み時間）が長くなってしまうからである。このため
従来は、ｐｎｐトランジスタのエミッタ１０２を第４図
の点線ｄのように深く形成し、高濃度ｎ型埋込層２に直
接ぶつけることでエミッタ１０２直下の低濃度エピタキ
シャル層３をなくし、ホールの蓄積を減らそうとしてい
た。
ッタ接地電流増幅率βｐの増大につながり、βｐの増大
により前記ラッチ回路を深いラッチ状態に追い込むこと
となり、結果的にフリップフロップ回路の反転時間（＝
書込み時間）が長くなってしまうからである。このため
従来は、ｐｎｐトランジスタのエミッタ１０２を第４図
の点線ｄのように深く形成し、高濃度ｎ型埋込層２に直
接ぶつけることでエミッタ１０２直下の低濃度エピタキ
シャル層３をなくし、ホールの蓄積を減らそうとしてい
た。
しかしながら、従来の半導体記憶装置によれば、エミッ
タ１０２を深く形成した場合、エミッタ１０２、高濃度
ｎ型埋込層２およびＰ型シリコン基板１で構成される縦
型ｐｎｐ トランジスタのエミッタ接地電流増幅率βｐ
゛の大幅な増大が発生してしまうため、Ｐ型シリコン基
板１への漏れ電流が大幅に増してＰ型シリコン基板工の
電位が上昇し、Ｐ型シリコン基板１と高濃度ｎ型埋込Ｊ
ｉｉ２で形成されるｐｎｐ接合が順バイアスとなる結果
選択メモリーセルと非選択メモリーセルとの間の寄性ｎ
ｐｎ トランジスタがＯｎ状態となり、非選択メモリー
セルの保持不良を発生させてしまうという大きな欠点が
存在することが判明した。
タ１０２を深く形成した場合、エミッタ１０２、高濃度
ｎ型埋込層２およびＰ型シリコン基板１で構成される縦
型ｐｎｐ トランジスタのエミッタ接地電流増幅率βｐ
゛の大幅な増大が発生してしまうため、Ｐ型シリコン基
板１への漏れ電流が大幅に増してＰ型シリコン基板工の
電位が上昇し、Ｐ型シリコン基板１と高濃度ｎ型埋込Ｊ
ｉｉ２で形成されるｐｎｐ接合が順バイアスとなる結果
選択メモリーセルと非選択メモリーセルとの間の寄性ｎ
ｐｎ トランジスタがＯｎ状態となり、非選択メモリー
セルの保持不良を発生させてしまうという大きな欠点が
存在することが判明した。
本発明は上記に鑑みてなされたものであり、非選択メモ
リーセルの保持不良が縦型ｐｎｐトランジスタのエミッ
タ接地電流増幅率βｐ。
リーセルの保持不良が縦型ｐｎｐトランジスタのエミッ
タ接地電流増幅率βｐ。
の増大が原因であるということに着目し、縦型ｐｎｐ）
ランジスタのエミッタであるＰ型拡散層とコレクターで
あるＰ型シリコン基板との間に絶縁膜を介在させ、これ
によってエミッタ接地電流増幅率βｐ°を実質的に零に
する半導体記憶装置を提供するものである。
ランジスタのエミッタであるＰ型拡散層とコレクターで
あるＰ型シリコン基板との間に絶縁膜を介在させ、これ
によってエミッタ接地電流増幅率βｐ°を実質的に零に
する半導体記憶装置を提供するものである。
以下、本発明の実施例について図面を参照して説明する
。
。
第１図（ａｌ〜（Ｃ）は本発明の第１の実施例における
製造工程を示す。
製造工程を示す。
第１図（ａ）において、選択的に高濃度ｎ型埋込Ｎ２を
形成したシリコン基板ｌ上に低濃度ｎ型エピタキシャル
Ｎ３を成長させ、素子分離用／ｌＩ４及び絶縁膜５を形
成した後所定の位置に開孔を設けたＡｌ膜６を設ける。
形成したシリコン基板ｌ上に低濃度ｎ型エピタキシャル
Ｎ３を成長させ、素子分離用／ｌＩ４及び絶縁膜５を形
成した後所定の位置に開孔を設けたＡｌ膜６を設ける。
次に、ＡＪ膜６をマスクに酸素原子を投影飛程Ｒｐが高
濃度ｎ型埋込層２近傍になるように電界加速し、１０１
１１個／ＩＩ程度のドーズ量でイオン注入する。次に、
Ａｌ膜６を除去後、１０００℃〜１１００℃程度の熱処
理を行い酸素膜７を形成する。次に、同図（ｂｌにおい
て、ｐｎｐトランジスタのエミッタとなるべき部分以外
をレジスト８で覆ってボロン原子をイオン注入したのち
レジスト６を除去し熱処理を施こすことによってＰ型拡
散領域１０３に変換し横型ｐｎｐトランジスタのエミッ
タを酸化膜７に接するように形成する。同図（ｃｌにお
いて、同様な方法にて順次ボロン原子、ヒ素原子をシリ
コン基板に導入して縦型ｎｐｎ）ランジスタのベースと
なるＰ型拡散領域１０４、エミッタとなる高濃度ｎ型拡
散領域１０１を形成し電極配線接続用コンタクト穴１０
０Ａ、 １００Ｂ、 １００Ｃ１１０ＱＤ、 １０θＥ
を開孔することで横型ｐｎｐ型トランジスタを負荷とす
るメモリーセルが完成される。
濃度ｎ型埋込層２近傍になるように電界加速し、１０１
１１個／ＩＩ程度のドーズ量でイオン注入する。次に、
Ａｌ膜６を除去後、１０００℃〜１１００℃程度の熱処
理を行い酸素膜７を形成する。次に、同図（ｂｌにおい
て、ｐｎｐトランジスタのエミッタとなるべき部分以外
をレジスト８で覆ってボロン原子をイオン注入したのち
レジスト６を除去し熱処理を施こすことによってＰ型拡
散領域１０３に変換し横型ｐｎｐトランジスタのエミッ
タを酸化膜７に接するように形成する。同図（ｃｌにお
いて、同様な方法にて順次ボロン原子、ヒ素原子をシリ
コン基板に導入して縦型ｎｐｎ）ランジスタのベースと
なるＰ型拡散領域１０４、エミッタとなる高濃度ｎ型拡
散領域１０１を形成し電極配線接続用コンタクト穴１０
０Ａ、 １００Ｂ、 １００Ｃ１１０ＱＤ、 １０θＥ
を開孔することで横型ｐｎｐ型トランジスタを負荷とす
るメモリーセルが完成される。
〔実施例２〕
第２図（ａ）〜（Ｃ１は本発明の第２の実施例における
製造工程を示す。
製造工程を示す。
第１の実施例においては、高濃度ｎ型埋込層２をメモリ
ーセル全面に渡るように形成していたが、第２の実施例
においては、サブ寄生容量の低減を計る構成になってい
る。
ーセル全面に渡るように形成していたが、第２の実施例
においては、サブ寄生容量の低減を計る構成になってい
る。
まず、第２図（ａｌにおいて、Ｐ型シリコン基板１上の
所定の位置に窒化シリコン膜１０を設け、これをマスク
としてヒ素原子をイオン注入し、熱処理を行ない、高濃
度ｎ型埋込層１１を形成する。次に、図面（ｂ）におい
て、全面にアモルファスシリコン膜を成長させ、レーザ
ーアニールを行い、単結晶シリコン膜１２に変換する。
所定の位置に窒化シリコン膜１０を設け、これをマスク
としてヒ素原子をイオン注入し、熱処理を行ない、高濃
度ｎ型埋込層１１を形成する。次に、図面（ｂ）におい
て、全面にアモルファスシリコン膜を成長させ、レーザ
ーアニールを行い、単結晶シリコン膜１２に変換する。
このとき、埋込Ｊｉｉｌｌ上のシリコン膜はヒ素原子の
拡散が生じ高濃度ｎ型層となる。
拡散が生じ高濃度ｎ型層となる。
次いで、同図（Ｃ）において、低濃度ｎ型エピタキシャ
ル膜１３を成長させた後、第１の実施例に記述した方法
にて素子分離用構４１！ｌ縁膜５、Ｐ型拡散領域１０３
および１０４、高濃度ｎ型拡散領域１０１を形成し、電
極配線接続用コンタクト穴１００ＡＳ１００Ｂ、 １０
０Ｃ，１０００，１００εを開孔することでメモリーセ
ルが完成される。
ル膜１３を成長させた後、第１の実施例に記述した方法
にて素子分離用構４１！ｌ縁膜５、Ｐ型拡散領域１０３
および１０４、高濃度ｎ型拡散領域１０１を形成し、電
極配線接続用コンタクト穴１００ＡＳ１００Ｂ、 １０
０Ｃ，１０００，１００εを開孔することでメモリーセ
ルが完成される。
この第２の実施例では、ｐｎｐトランジスタのエミッタ
１０３直下付近の高濃度ｎ型埋込層がない分だけ第１の
実施例に比べ基板寄性容量の低減が計れ、動作速度の改
善が計れる利点がある。
１０３直下付近の高濃度ｎ型埋込層がない分だけ第１の
実施例に比べ基板寄性容量の低減が計れ、動作速度の改
善が計れる利点がある。
以上説明したように、本発明の半導体記憶装置によれば
、縦型ｐｎｐ）ランジスタのエミγりとコレクタの間に
絶縁膜を設けたため、エミッタ接地電流増幅率βｐ゛を
ほぼ零にでき、基板への漏れ電流を無視できる程度まで
低減できる。従って、漏れ電流に起因する保持不良が無
くなり、書込み後回復時間（ＴｗＲ）の速いメモリーセ
ルを実現出来る。
、縦型ｐｎｐ）ランジスタのエミγりとコレクタの間に
絶縁膜を設けたため、エミッタ接地電流増幅率βｐ゛を
ほぼ零にでき、基板への漏れ電流を無視できる程度まで
低減できる。従って、漏れ電流に起因する保持不良が無
くなり、書込み後回復時間（ＴｗＲ）の速いメモリーセ
ルを実現出来る。
第１図（ａ）〜（Ｃ）は本発明の第１の実施例における
製造工程を示す縦断面図。第２図（ａ）〜（Ｃ）は本発
明の第２の実施例における製造工程を示す縦段面図。第
３図はバイポーラメモリセルを示す回路図。第４図は従
来のバイポーラメモリセルの要部を示す縦断面図。 符号の説明 １・−・・−Ｐ型シリコン基板 ２．１１・−・−・−・高濃度ｎ型埋込層３．１２・−
・低濃度ｎ型エピタキシャル層４−・−・−素子分離用
溝 ５−−−〜−−−絶縁膜６−−−−−−−一
・Ａｌ膜 ７−・−・−・酸化膜８−・−−−−−
レジスト １０−・−・−窒化シリコン膜１０１−・
−高濃度ｎ型拡散領域 １０２．１０４．１０３−−−−−・−Ｐ型拡散領域１
００Ａ、 １００Ｂ、 １００Ｃ，１０００，１００１
１！・−−−−−−一電極配線接続用コンタクト穴 Ｗ↑ 、Ｗｌ ・・−−−−−・ワード線Ｔ、いＴ、２
、Ｔｏ、Ｔｒ４・・−・・・トランジスタＤ、 ｒ５−
・−・−ビット線 特許出願人 日本電気株式会社 代理人 弁理士 平 １）忠 雄第２図 １・−・・・・・ＰＷシリコンｉｔ反 ２．１１・・・・・・・高濃度ｎ型埋込層３．１２・・
・低濃度ｎ型エピタキシャル層４・・・−素子分離用４
５・・・−・・絶ｌ１ｌＩ！！６−・・・・・−
Ａｌａ ？−・・・・・・酸化膜８−−ｍ−−・
レジスト ｌＯ・・・・−窒化シリコン膜１０１−高
ｔａｒｚｎ型拡１１ｋ ｉｆｆ域１０２．１０４．１０
３−・・・・・−Ｐ型拡散領域１００＾、１００Ｂ、
１００Ｃ２１０００，ＬＯＯＢ−・・・・・−電擺配＆
Ｉ接続用コンタクト穴 Ｗｖ −Ｗｌ ・・−一−−ワード線Ｔｒ＋・Ｔ「寞
、Ｔ、−ツ、Ｔ−・・−・−・トランジスタＤ、ｒ５−
・−一−−ビット線 （Ｃ） 第３図 Ｗ！
製造工程を示す縦断面図。第２図（ａ）〜（Ｃ）は本発
明の第２の実施例における製造工程を示す縦段面図。第
３図はバイポーラメモリセルを示す回路図。第４図は従
来のバイポーラメモリセルの要部を示す縦断面図。 符号の説明 １・−・・−Ｐ型シリコン基板 ２．１１・−・−・−・高濃度ｎ型埋込層３．１２・−
・低濃度ｎ型エピタキシャル層４−・−・−素子分離用
溝 ５−−−〜−−−絶縁膜６−−−−−−−一
・Ａｌ膜 ７−・−・−・酸化膜８−・−−−−−
レジスト １０−・−・−窒化シリコン膜１０１−・
−高濃度ｎ型拡散領域 １０２．１０４．１０３−−−−−・−Ｐ型拡散領域１
００Ａ、 １００Ｂ、 １００Ｃ，１０００，１００１
１！・−−−−−−一電極配線接続用コンタクト穴 Ｗ↑ 、Ｗｌ ・・−−−−−・ワード線Ｔ、いＴ、２
、Ｔｏ、Ｔｒ４・・−・・・トランジスタＤ、 ｒ５−
・−・−ビット線 特許出願人 日本電気株式会社 代理人 弁理士 平 １）忠 雄第２図 １・−・・・・・ＰＷシリコンｉｔ反 ２．１１・・・・・・・高濃度ｎ型埋込層３．１２・・
・低濃度ｎ型エピタキシャル層４・・・−素子分離用４
５・・・−・・絶ｌ１ｌＩ！！６−・・・・・−
Ａｌａ ？−・・・・・・酸化膜８−−ｍ−−・
レジスト ｌＯ・・・・−窒化シリコン膜１０１−高
ｔａｒｚｎ型拡１１ｋ ｉｆｆ域１０２．１０４．１０
３−・・・・・−Ｐ型拡散領域１００＾、１００Ｂ、
１００Ｃ２１０００，ＬＯＯＢ−・・・・・−電擺配＆
Ｉ接続用コンタクト穴 Ｗｖ −Ｗｌ ・・−一−−ワード線Ｔｒ＋・Ｔ「寞
、Ｔ、−ツ、Ｔ−・・−・−・トランジスタＤ、ｒ５−
・−一−−ビット線 （Ｃ） 第３図 Ｗ！
Claims (1)
- 【特許請求の範囲】 Ｐ型半導体基板、その上に選択的に形成さ れた高濃度ｎ型埋込層、およびその上に成長した低濃度
ｎ型エピタキシャル層からなる半導体基板上に形成され
、ｎ型コレクタ領域とＰ型ベース領域とが交差接続され
た一対の ｎｐｎ型バイポーラトランジスタより成るフリップフロ
ップ回路と、 前記ｎｐｎ型バイポーラトランジスタの前 記ｎ型コレクタ領域と前記Ｐ型ベース領域をそれぞれベ
ース領域及びコレクタ領域とする横型ｐｎｐ型バイポー
ラトランジスタよりなる負荷とで構成されるセルを単位
メモリーセルとするバイポーラメモリにおいて、 前記横型ｐｎｐバイポーラトランジスタの Ｐ型エミッタ領域とＰ型半導体基板と中間に絶縁物を介
在させたことを特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62067384A JPS63232460A (ja) | 1987-03-20 | 1987-03-20 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62067384A JPS63232460A (ja) | 1987-03-20 | 1987-03-20 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63232460A true JPS63232460A (ja) | 1988-09-28 |
Family
ID=13343457
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62067384A Pending JPS63232460A (ja) | 1987-03-20 | 1987-03-20 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63232460A (ja) |
-
1987
- 1987-03-20 JP JP62067384A patent/JPS63232460A/ja active Pending
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