JPH0727972B2 - メモリ−回路素子 - Google Patents
メモリ−回路素子Info
- Publication number
- JPH0727972B2 JPH0727972B2 JP62257702A JP25770287A JPH0727972B2 JP H0727972 B2 JPH0727972 B2 JP H0727972B2 JP 62257702 A JP62257702 A JP 62257702A JP 25770287 A JP25770287 A JP 25770287A JP H0727972 B2 JPH0727972 B2 JP H0727972B2
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- JP
- Japan
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- type
- transistor
- region
- conductivity type
- layer
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- Bipolar Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は２つのnpn（又はPNP）型トランジスタのフリッ
プフロップ回路とPNP（又はnpn）型トランジスタの負荷
とからなる回路を単位メモリーセルとするメモリー回路
素子に関する。
プフロップ回路とPNP（又はnpn）型トランジスタの負荷
とからなる回路を単位メモリーセルとするメモリー回路
素子に関する。
第２図は従来の２つのnpn型トランジスタよりなるフリ
ップフロップ回路とPNP型トランジスタよりなる負荷と
からなる回路を単位メモリーセルとするメモリー回路素
子の一例の断面図を示す。この素子は、ｐ型シリコン基
板１上にｎ型高濃度埋込層２を設け、この埋込層２上に
ｎ−シリコンエピタキシャル層４、ｐ型領域（3,5）ｎ
型領域（6,7）を形成し、絶縁層９を設けている。フリ
ップフロップ回路となるnpnトランジスタは、エミッタ
層６、コレクタ層４およびベース層５からなり、ホール
ド用エミッタ層７が設けられ、負荷となるnpnトランジ
スタはエミッタ層３、ベース層４、コレクタ層５とから
構成される。
ップフロップ回路とPNP型トランジスタよりなる負荷と
からなる回路を単位メモリーセルとするメモリー回路素
子の一例の断面図を示す。この素子は、ｐ型シリコン基
板１上にｎ型高濃度埋込層２を設け、この埋込層２上に
ｎ−シリコンエピタキシャル層４、ｐ型領域（3,5）ｎ
型領域（6,7）を形成し、絶縁層９を設けている。フリ
ップフロップ回路となるnpnトランジスタは、エミッタ
層６、コレクタ層４およびベース層５からなり、ホール
ド用エミッタ層７が設けられ、負荷となるnpnトランジ
スタはエミッタ層３、ベース層４、コレクタ層５とから
構成される。
図において、選択されたセルの負荷のPNP型トランジス
タのＰ型エミッタ３より注入された正孔10がフリップフ
ロップを形成するnpn型トランジスタのｐ型ベース５ヘ
達することになり、npn型トランジスタをONとし、メモ
リ素子（セル）はアドレスアクセスされた状態となる。
タのＰ型エミッタ３より注入された正孔10がフリップフ
ロップを形成するnpn型トランジスタのｐ型ベース５ヘ
達することになり、npn型トランジスタをONとし、メモ
リ素子（セル）はアドレスアクセスされた状態となる。
第３図は第２図のアドレスアクセスされた状態でのPNP
型トランジスタ負荷セルの等価回路図を示す。図におい
て、トランジスタQ1がON状態にあり、トランジスタQ2が
OFF状態にあり、フリップフロップとして１ビット情報
を記憶している。この状態のセルに情報の書き込みを行
なうことは、トランジスタQ1をON状態からOFF状態へ、
トランジスタQ2をOFF状態からON状態へと変換すること
により、セルのフリップフロップ状態を反転することを
意味する。
型トランジスタ負荷セルの等価回路図を示す。図におい
て、トランジスタQ1がON状態にあり、トランジスタQ2が
OFF状態にあり、フリップフロップとして１ビット情報
を記憶している。この状態のセルに情報の書き込みを行
なうことは、トランジスタQ1をON状態からOFF状態へ、
トランジスタQ2をOFF状態からON状態へと変換すること
により、セルのフリップフロップ状態を反転することを
意味する。
ここで、第２図を第３図のトランジスタQ1（ON状態）の
断面図と見倣した場合、PNP型トランジスタのエミッタ
直下に注入された正孔はｎ型エピタキシャル領域（PNP
型トランジスタのベース領域又はnpn型トランジスタの
コレクタ領域４に蓄積され、蓄積された正孔がnpn型ト
ランジスタのベース領域５へと達する間は、トランジス
タQ1がON状態を続けるため、セルの反転が遅れる。これ
はメモリー回路における書き込みパルス幅TWPの増大と
なり、メモリー回路の特性上の大きな欠点となる。
断面図と見倣した場合、PNP型トランジスタのエミッタ
直下に注入された正孔はｎ型エピタキシャル領域（PNP
型トランジスタのベース領域又はnpn型トランジスタの
コレクタ領域４に蓄積され、蓄積された正孔がnpn型ト
ランジスタのベース領域５へと達する間は、トランジス
タQ1がON状態を続けるため、セルの反転が遅れる。これ
はメモリー回路における書き込みパルス幅TWPの増大と
なり、メモリー回路の特性上の大きな欠点となる。
本発明の目的は、このような問題を解決し、負荷PNPト
ランジスタのエミッタ直下のｎ型エピタキシャルシリコ
ン領域にライフタイムキラー（トラップ順位）を導入す
ることにより、蓄積されたホールの寿命（ライフタイ
ム）を短くしてセルの反転を早め、書き込みパルス幅T
WPを短縮したメモリー回路素子を提供することにある。
ランジスタのエミッタ直下のｎ型エピタキシャルシリコ
ン領域にライフタイムキラー（トラップ順位）を導入す
ることにより、蓄積されたホールの寿命（ライフタイ
ム）を短くしてセルの反転を早め、書き込みパルス幅T
WPを短縮したメモリー回路素子を提供することにある。
本発明の構成は、一対の第１型バイポーラトランジスタ
の第１導電型のコレクタと第２導電型のベースとを相互
にたすきがけに配置してなるフリップフロップ回路と、
前記第１型バイポーラトランジスタの第１導電型コレク
タ領域と第２導電型ベース領域をそれぞれ第１導電型ベ
ース領域と第２導電型コレクタ領域とする第２型バイポ
ーラトランジスタの負荷とから単位メモリーを有するメ
モリー回路素子において、前記負荷トランジスタの第２
導電型のエミッタ領域直下の第１導電型ベース領域に電
荷担体を補捉するトラップ準位の領域を設けたことを特
徴とする。
の第１導電型のコレクタと第２導電型のベースとを相互
にたすきがけに配置してなるフリップフロップ回路と、
前記第１型バイポーラトランジスタの第１導電型コレク
タ領域と第２導電型ベース領域をそれぞれ第１導電型ベ
ース領域と第２導電型コレクタ領域とする第２型バイポ
ーラトランジスタの負荷とから単位メモリーを有するメ
モリー回路素子において、前記負荷トランジスタの第２
導電型のエミッタ領域直下の第１導電型ベース領域に電
荷担体を補捉するトラップ準位の領域を設けたことを特
徴とする。
以下、図面により本発明を詳細に説明する。
第１図は本発明の一実施例の断面図である。本実施例
は、従来のPNP型トランジスタのエミッタ直下に選択的
にライフタイムキラー（トラップ準位）領域８を設けた
ことを特徴とする。従来のメモリーセルにおいては、PN
P型トランジスタのエミッタ層２より注入されたホール
が、ｎ型エピタキシャルシリコン層４に蓄積されていた
が、本実施例では、PNP型トランジスタのエミッタ直下
にライフタイムキラーとなりホールを補捉するトラップ
準位領域８を導入することにより、ｎ型エピタキシャル
シリコン層４へ蓄積されたホールのライフタイムを短か
くし、セルの反転を早め、ひいては、書き込みパルス幅
特性を改善することになる。
は、従来のPNP型トランジスタのエミッタ直下に選択的
にライフタイムキラー（トラップ準位）領域８を設けた
ことを特徴とする。従来のメモリーセルにおいては、PN
P型トランジスタのエミッタ層２より注入されたホール
が、ｎ型エピタキシャルシリコン層４に蓄積されていた
が、本実施例では、PNP型トランジスタのエミッタ直下
にライフタイムキラーとなりホールを補捉するトラップ
準位領域８を導入することにより、ｎ型エピタキシャル
シリコン層４へ蓄積されたホールのライフタイムを短か
くし、セルの反転を早め、ひいては、書き込みパルス幅
特性を改善することになる。
本実施例はライフタイムキラー領域８としてフッ素イオ
ンをイオン注入により、ｎ型エピタキシャルシリコン層
４のｐ型エミッタ３の直下へ導入している。このフッ素
イオンを導入することにより、シリコン層４中に結晶欠
陥が誘発され、これがライフタイムキラーとて働き、蓄
積ホールのライフタイムを短縮させセルの反転を早める
ことが可能となる。
ンをイオン注入により、ｎ型エピタキシャルシリコン層
４のｐ型エミッタ３の直下へ導入している。このフッ素
イオンを導入することにより、シリコン層４中に結晶欠
陥が誘発され、これがライフタイムキラーとて働き、蓄
積ホールのライフタイムを短縮させセルの反転を早める
ことが可能となる。
なお、他の実施例として、導入するライフタイムキラー
領域８に酸素イオンを使用することもできる。前記所定
の位置に酸素イオンを導入した後、熱処理を加えること
により、PNP型トランジスタのエミッタの直下にシリコ
ン酸化膜を部分的に含有した層を形成することができ
る。従って、同様にｎ型エピタキシャルシリコン層４へ
蓄積されたホールのライフタイムを短かくすることがで
きる。
領域８に酸素イオンを使用することもできる。前記所定
の位置に酸素イオンを導入した後、熱処理を加えること
により、PNP型トランジスタのエミッタの直下にシリコ
ン酸化膜を部分的に含有した層を形成することができ
る。従って、同様にｎ型エピタキシャルシリコン層４へ
蓄積されたホールのライフタイムを短かくすることがで
きる。
以上説明したように本発明は、メモリーセルの負荷であ
るPNP型トランジスタのエミッタ直下のｎ型シリコンエ
ピタキシャル層に選択的にライフタイムキラー層（トラ
ップ準位領域）を設けることにより、ｐ型エミッタより
注入され、ｎ型エピタキシャルシリコン層に蓄積されて
いるホールのライフタイムを短縮することが出来、フリ
ップフロップのON状態のトランジスタをオフ状態にする
セルの反転が早くなり、メモリー回路の特性である書き
込みパルスを高速動作させることができる。
るPNP型トランジスタのエミッタ直下のｎ型シリコンエ
ピタキシャル層に選択的にライフタイムキラー層（トラ
ップ準位領域）を設けることにより、ｐ型エミッタより
注入され、ｎ型エピタキシャルシリコン層に蓄積されて
いるホールのライフタイムを短縮することが出来、フリ
ップフロップのON状態のトランジスタをオフ状態にする
セルの反転が早くなり、メモリー回路の特性である書き
込みパルスを高速動作させることができる。
第１図は本発明の一実施例の断面図、第２図は従来のメ
モリー回路素子の一例の断面図、第３図は第２図のPNP
負荷型フリップフロップの回路図である。 １…Ｐ型シリコン基板、２…ｎ型高能度埋込層、３…負
荷トランジスタのエミッタ（PNP）、４…ｎ−シリコン
エピタキシャル層、５…コレクタ（PNP）、ベース（np
n）、６…読み出し／書き込み用エミッタ（npn）、７…
ホールド用エミッタ（npn）、８…トラップ準位領域、
９…絶縁層、10…正孔。
モリー回路素子の一例の断面図、第３図は第２図のPNP
負荷型フリップフロップの回路図である。 １…Ｐ型シリコン基板、２…ｎ型高能度埋込層、３…負
荷トランジスタのエミッタ（PNP）、４…ｎ−シリコン
エピタキシャル層、５…コレクタ（PNP）、ベース（np
n）、６…読み出し／書き込み用エミッタ（npn）、７…
ホールド用エミッタ（npn）、８…トラップ準位領域、
９…絶縁層、10…正孔。
Claims (1)
- 【請求項１】一対の第１型バイポーラトランジスタの第
１導電型のコレクタと第２導電型のベースとを相互にた
すきがけに配置してなるフリップフロップ回路と、前記
第１型バイポーラトランジスタの第１導電型コレクタ領
域と第２導電型ベース領域をそれぞれ第１導電型ベース
領域と第２導電型コレクタ領域とする第２型バイポーラ
トランジスタの負荷とからなる単位メモリーを有するメ
モリー回路素子において、前記負荷トランジスタの第２
導電型のエミッタ領域直下の第１導電型ベース領域に電
荷担体を補捉するトラップ準位の領域を設けたことを特
徴とするメモリー回路素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62257702A JPH0727972B2 (ja) | 1987-10-12 | 1987-10-12 | メモリ−回路素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62257702A JPH0727972B2 (ja) | 1987-10-12 | 1987-10-12 | メモリ−回路素子 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0199253A JPH0199253A (ja) | 1989-04-18 |
| JPH0727972B2 true JPH0727972B2 (ja) | 1995-03-29 |
Family
ID=17309926
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62257702A Expired - Lifetime JPH0727972B2 (ja) | 1987-10-12 | 1987-10-12 | メモリ−回路素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0727972B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006179507A (ja) * | 2003-02-26 | 2006-07-06 | Matsushita Electric Ind Co Ltd | 半導体装置 |
-
1987
- 1987-10-12 JP JP62257702A patent/JPH0727972B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0199253A (ja) | 1989-04-18 |
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