JPH0199253A - メモリ−回路素子 - Google Patents
メモリ−回路素子Info
- Publication number
- JPH0199253A JPH0199253A JP62257702A JP25770287A JPH0199253A JP H0199253 A JPH0199253 A JP H0199253A JP 62257702 A JP62257702 A JP 62257702A JP 25770287 A JP25770287 A JP 25770287A JP H0199253 A JPH0199253 A JP H0199253A
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- Japan
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- emitter
- transistor
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- 239000011737 fluorine Substances 0.000 abstract description 3
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は２つのｎｐｎ （又はＰＮＰ）型トランジスタ
のフリップフロップ回路とＰＮＰ （又はｎｐｎ）型ト
ランジスタの負荷とからなる回路を単位メモリーセルと
するメモリー回路素子に関する。
のフリップフロップ回路とＰＮＰ （又はｎｐｎ）型ト
ランジスタの負荷とからなる回路を単位メモリーセルと
するメモリー回路素子に関する。
第２図は従来の２つのｎｐｎ型トランジスタよりなるフ
リップフロップ回路とＰＮＰ型トランジスタよりなる負
荷とからなる回路を単位メモリーセルとするメモリー回
路素子の一例の断面図を示す、この素子は、ｐ型シリコ
ン基板１上にｎ型高濃度埋込層２を設け、この埋込層２
上にｎ−シリコンエピタキシャル層４、ｐ型領域（３，
５＞ｎ型領域（６，７）を形成し、絶縁層９を設けてい
る。フリップフロップ回路となるｎｐｎ）ランジスタは
、エミツタ層６、コレクタ層４およびベース層５からな
り、ホールド用エミツタ層７が設けられ、負荷となるｎ
ｐｎ）ランジスタはエミツタ層３、ベース層４、コレク
タ層５とから構成される。
リップフロップ回路とＰＮＰ型トランジスタよりなる負
荷とからなる回路を単位メモリーセルとするメモリー回
路素子の一例の断面図を示す、この素子は、ｐ型シリコ
ン基板１上にｎ型高濃度埋込層２を設け、この埋込層２
上にｎ−シリコンエピタキシャル層４、ｐ型領域（３，
５＞ｎ型領域（６，７）を形成し、絶縁層９を設けてい
る。フリップフロップ回路となるｎｐｎ）ランジスタは
、エミツタ層６、コレクタ層４およびベース層５からな
り、ホールド用エミツタ層７が設けられ、負荷となるｎ
ｐｎ）ランジスタはエミツタ層３、ベース層４、コレク
タ層５とから構成される。
図において、選択されたセルの負荷のＰＮＰ型トランジ
スタのＰ型エミッタ３より注入された正孔１０がフリッ
プフロップを形成するｎｐｎ型トランジスタのｐ型ベー
ス５へ達することになり、ｎｐｎ型トランジスタをＯＮ
とし、メモリ素子（セル）はアドレスアクセスされた状
態となる。
スタのＰ型エミッタ３より注入された正孔１０がフリッ
プフロップを形成するｎｐｎ型トランジスタのｐ型ベー
ス５へ達することになり、ｎｐｎ型トランジスタをＯＮ
とし、メモリ素子（セル）はアドレスアクセスされた状
態となる。
第３図は第２図のアドレスアクセスされた状態でのＰＮ
Ｐ型トランジスタ負荷セルの等価回路図を示す。図にお
いて、トランジスタＱ１がＯＮ状態にあり、トランジス
タＱ２がＯＦＦ状態にあり、フリップフロップとして１
ビツト情報を記憶している。この状態のセルに情報の書
き込みを行なうことは、トランジスタＱｌをＯＮ状態か
らＯＦＦ状態へ、トランジスタＱ２をＯＦＦ状態からＯ
Ｎ状態へと変換することにより、セルのフリップフロッ
プ状態を反転することを意味する。
Ｐ型トランジスタ負荷セルの等価回路図を示す。図にお
いて、トランジスタＱ１がＯＮ状態にあり、トランジス
タＱ２がＯＦＦ状態にあり、フリップフロップとして１
ビツト情報を記憶している。この状態のセルに情報の書
き込みを行なうことは、トランジスタＱｌをＯＮ状態か
らＯＦＦ状態へ、トランジスタＱ２をＯＦＦ状態からＯ
Ｎ状態へと変換することにより、セルのフリップフロッ
プ状態を反転することを意味する。
ここで、第２図を第３図のトランジスタＱ１（ＯＮ状態
）の断面図と見做した場合、ＰＮＰ型トランジスタのエ
ミッタ直下に注入された正孔はｎ型エピタキシャル領域
（ＰＮＰ型トランジスタのベース領域又はｎｐｎ型トラ
ンジスタのコレクタ領域４に蓄積され、蓄積された正孔
がｎｐｎ型トランジスダのベース領域５へと達する間は
、トランジスタＱｌがＯＮ状態を続けるため、セルの反
転が遅れる。これはメモリー回路における書き込みパル
ス幅ＴＷＰの増大となり、メモリー回路の特性上の大き
な欠点となる。
）の断面図と見做した場合、ＰＮＰ型トランジスタのエ
ミッタ直下に注入された正孔はｎ型エピタキシャル領域
（ＰＮＰ型トランジスタのベース領域又はｎｐｎ型トラ
ンジスタのコレクタ領域４に蓄積され、蓄積された正孔
がｎｐｎ型トランジスダのベース領域５へと達する間は
、トランジスタＱｌがＯＮ状態を続けるため、セルの反
転が遅れる。これはメモリー回路における書き込みパル
ス幅ＴＷＰの増大となり、メモリー回路の特性上の大き
な欠点となる。
本発明の目的は、このような問題を解決し、負荷ＰＮＰ
）ランジスタのエミッタ直下のｎ型エピタキシャルシリ
コン領域にライフタイムキラー（トラップ順位）を導入
することにより、蓄積されたホールの寿命（ライフタイ
ム）を短くしてセルの反転を早め、書き込みパルス幅Ｔ
’ｗｐを短縮したメモリー回路素子を提供することにあ
る。
）ランジスタのエミッタ直下のｎ型エピタキシャルシリ
コン領域にライフタイムキラー（トラップ順位）を導入
することにより、蓄積されたホールの寿命（ライフタイ
ム）を短くしてセルの反転を早め、書き込みパルス幅Ｔ
’ｗｐを短縮したメモリー回路素子を提供することにあ
る。
本発明の構成は、一対の第１型バイポーラトランジスタ
の第１導電型のコレクタと第２導電型のベースとを相互
にたすきがけに配置してなるフリップフロップ回路と、
前記第１型バイポーラトランジスタの第１導電型コレク
タ領域と第２導電型ベース領域をそれぞれ第１導電型ベ
ース領域と第２導電型コレクタ領域とする第２型バイポ
ーラトランジスタの負荷とから単位メモリーを有するメ
モリー回路素子において、前記負荷トランジスタの第２
導電型のエミッタ領域直下の第１導電型ペース領域に電
荷担体を補捉するトラップ準位の領域を設けたことを特
徴とする。
の第１導電型のコレクタと第２導電型のベースとを相互
にたすきがけに配置してなるフリップフロップ回路と、
前記第１型バイポーラトランジスタの第１導電型コレク
タ領域と第２導電型ベース領域をそれぞれ第１導電型ベ
ース領域と第２導電型コレクタ領域とする第２型バイポ
ーラトランジスタの負荷とから単位メモリーを有するメ
モリー回路素子において、前記負荷トランジスタの第２
導電型のエミッタ領域直下の第１導電型ペース領域に電
荷担体を補捉するトラップ準位の領域を設けたことを特
徴とする。
以下、図面により本発明の詳細な説明する。
第１図は本発明の一実施例の断面図である。本実施例は
、従来のＰＮＰ型トランジスタのエミッタ直下に選択的
にライフタイムキラー（トラップ準位）領域８を設けた
ことを特徴とする。従来の一メモリーセルにおいては、
ＰＮＰ型トランジスタのエミツタ層２より注入されたホ
ールが、ｎ型エピタキシャル９９３２層４に蓄積されて
いたが、本実施例では、ＰＮＰ型トランジスタのエミッ
タ直下にライフタイムキラーとなりホールを補捉するト
ラップ準位領域８を導入することにより、ｎ型エピタキ
シャル９９３２層４へ蓄積されたホールのライフタイム
を短かくし、セルの反転を早め、ひいては、書き込みパ
ルス幅特性を改善することになる。
、従来のＰＮＰ型トランジスタのエミッタ直下に選択的
にライフタイムキラー（トラップ準位）領域８を設けた
ことを特徴とする。従来の一メモリーセルにおいては、
ＰＮＰ型トランジスタのエミツタ層２より注入されたホ
ールが、ｎ型エピタキシャル９９３２層４に蓄積されて
いたが、本実施例では、ＰＮＰ型トランジスタのエミッ
タ直下にライフタイムキラーとなりホールを補捉するト
ラップ準位領域８を導入することにより、ｎ型エピタキ
シャル９９３２層４へ蓄積されたホールのライフタイム
を短かくし、セルの反転を早め、ひいては、書き込みパ
ルス幅特性を改善することになる。
本実施例はライフタイムキラー領域８としてフッ素イオ
ンをイオン注入により、ｎ型エピタキシャル９９３２層
４のｐ型エミッタ３の直下へ導入している。このフッ素
イオンを導入することにより、シリコン層４中に結晶欠
陥が誘発され、これがライフタイムキラーとて働き、蓄
積ホールのライフタイムを短縮させセルの反転を早める
ことが可能となる。
ンをイオン注入により、ｎ型エピタキシャル９９３２層
４のｐ型エミッタ３の直下へ導入している。このフッ素
イオンを導入することにより、シリコン層４中に結晶欠
陥が誘発され、これがライフタイムキラーとて働き、蓄
積ホールのライフタイムを短縮させセルの反転を早める
ことが可能となる。
なお、他の実施例として、導入するライフタイムキラー
領域８に酸素イオンを使用することもできる。前記所定
の位置に酸素イオンを導入した後、熱処理を加えること
により、ＰＮＰ型トランジスタのエミッタの直下にシリ
コン酸化膜を部分的に含有した層を形成することができ
る。従って、同様にｎ型エピタキシャル９９３２層４へ
蓄積されたホールのライフタイムを短かくすることがで
きる。
領域８に酸素イオンを使用することもできる。前記所定
の位置に酸素イオンを導入した後、熱処理を加えること
により、ＰＮＰ型トランジスタのエミッタの直下にシリ
コン酸化膜を部分的に含有した層を形成することができ
る。従って、同様にｎ型エピタキシャル９９３２層４へ
蓄積されたホールのライフタイムを短かくすることがで
きる。
以上説明したように本発明は、メモリーセルの負荷であ
るＰＮＰ型トランジスタのエミッタ直下のｎ型シリコン
エピタキシャル層に選択的にライフタイムキラー層（ト
ラップ準位領域）を設けることにより、ｐ型エミッタよ
り注入され、ｎ型エピタキシャルシリコン層に蓄積され
ているホールのライフタイムを短縮することが出来、フ
リップフロップのＯＮ状態のトランジスタをオフ状態に
するセルの反転が早くなり、メモリー回路の特性である
書き込みパルスを高速動作させることができる。
るＰＮＰ型トランジスタのエミッタ直下のｎ型シリコン
エピタキシャル層に選択的にライフタイムキラー層（ト
ラップ準位領域）を設けることにより、ｐ型エミッタよ
り注入され、ｎ型エピタキシャルシリコン層に蓄積され
ているホールのライフタイムを短縮することが出来、フ
リップフロップのＯＮ状態のトランジスタをオフ状態に
するセルの反転が早くなり、メモリー回路の特性である
書き込みパルスを高速動作させることができる。
第１図は本発明の一実施例の断面図、第２図は従来のメ
モリー回路素子の一例の断面図、第３図は第２図のＰＮ
Ｐ負荷型フリップフロップの回路図である。 １・・・Ｐ型シリコン基板、２・・・ｎ型高能度埋込層
、３・・・負荷トランジスタのエミッタ（ＰＮＰ）、４
・・・ｎ−シリコンエピタキシャル層、５・・・コレク
タ（ＰＮＰ）、ベース（ｎｐｎ）、６＝読み出し／書き
込み用エミッタ（ｎｐｎ）、７・・・ホールド用エミッ
タ（ｎｐｎ）、８・・・トラップ準位領域、９・・・絶
縁層、１０・・・正孔。
モリー回路素子の一例の断面図、第３図は第２図のＰＮ
Ｐ負荷型フリップフロップの回路図である。 １・・・Ｐ型シリコン基板、２・・・ｎ型高能度埋込層
、３・・・負荷トランジスタのエミッタ（ＰＮＰ）、４
・・・ｎ−シリコンエピタキシャル層、５・・・コレク
タ（ＰＮＰ）、ベース（ｎｐｎ）、６＝読み出し／書き
込み用エミッタ（ｎｐｎ）、７・・・ホールド用エミッ
タ（ｎｐｎ）、８・・・トラップ準位領域、９・・・絶
縁層、１０・・・正孔。
Claims (1)
- 一対の第１型バイポーラトランジスタの第１導電型の
コレクタと第２導電型のベースとを相互にたすきがけに
配置してなるフリップフロップ回路と、前記第１型バイ
ポーラトランジスタの第１導電型コレクタ領域と第２導
電型ベース領域をそれぞれ第１導電型ベース領域と第２
導電型コレクタ領域とする第２型バイポーラトランジス
タの負荷とからなる単位メモリーを有するメモリー回路
素子において、前記負荷トランジスタの第２導電型のエ
ミッタ領域直下の第１導電型ベース領域に電荷担体を補
捉するトラップ準位の領域を設けたことを特徴とするメ
モリー回路素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62257702A JPH0727972B2 (ja) | 1987-10-12 | 1987-10-12 | メモリ−回路素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62257702A JPH0727972B2 (ja) | 1987-10-12 | 1987-10-12 | メモリ−回路素子 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0199253A true JPH0199253A (ja) | 1989-04-18 |
| JPH0727972B2 JPH0727972B2 (ja) | 1995-03-29 |
Family
ID=17309926
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62257702A Expired - Lifetime JPH0727972B2 (ja) | 1987-10-12 | 1987-10-12 | メモリ−回路素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0727972B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2004077570A1 (ja) * | 2003-02-26 | 2004-09-10 | Matsushita Electric Industrial Co., Ltd. | バイポーラトランジスタおよび集積回路装置 |
-
1987
- 1987-10-12 JP JP62257702A patent/JPH0727972B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2004077570A1 (ja) * | 2003-02-26 | 2004-09-10 | Matsushita Electric Industrial Co., Ltd. | バイポーラトランジスタおよび集積回路装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0727972B2 (ja) | 1995-03-29 |
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