JPH07131037A - 半導体素子 - Google Patents
半導体素子Info
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- JPH07131037A JPH07131037A JP27172193A JP27172193A JPH07131037A JP H07131037 A JPH07131037 A JP H07131037A JP 27172193 A JP27172193 A JP 27172193A JP 27172193 A JP27172193 A JP 27172193A JP H07131037 A JPH07131037 A JP H07131037A
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- Japan
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- diode
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- base
- drain
- emitter
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【目的】 ペレットサイズを拡大しないで順電流特性を
有するＭＯＳ構造のダイオードの提供。 【構造】 半導体基板の一主表面側にソース（Ｓ）およ
びドレイン（Ｄ）を有する絶縁ゲート型電界効果トラン
ジスタ部と、コレクタ（Ｃ）とエミッタ（Ｅ）とベース
（Ｂ）を有するバイポーラトランジスタ部とを形成し、
前記ソースとコレクタとを接続し、かつ、前記ドレイン
トベースとを接続し、さらに、前記エミッタトベース間
を短絡することにより、前記コレクタとエミッタ間に順
電流特性を有せしめる。
有するＭＯＳ構造のダイオードの提供。 【構造】 半導体基板の一主表面側にソース（Ｓ）およ
びドレイン（Ｄ）を有する絶縁ゲート型電界効果トラン
ジスタ部と、コレクタ（Ｃ）とエミッタ（Ｅ）とベース
（Ｂ）を有するバイポーラトランジスタ部とを形成し、
前記ソースとコレクタとを接続し、かつ、前記ドレイン
トベースとを接続し、さらに、前記エミッタトベース間
を短絡することにより、前記コレクタとエミッタ間に順
電流特性を有せしめる。
Description
【０００１】
【産業上の利用分野】本発明は、プレーナ型ダイオード
に関し、特に低動作抵抗、低電圧、サージ吸収を要する
定電圧ダイオードの構造に関する。
に関し、特に低動作抵抗、低電圧、サージ吸収を要する
定電圧ダイオードの構造に関する。
【０００２】
【従来の技術】図５（ａ）、（ｂ）は、それぞれ、従来
の二種類のＰＮ接合構造のダイオードのペレットの断面
図、図６はパンチスルー構造の従来のダイオードのペレ
ットの断面図、図７（ａ），（ｂ）および図８（ａ），
（ｂ）は、それぞれ、従来のＭＯＳ構造のダイオードの
ペレットの断面図とその等価回路図を示している。
の二種類のＰＮ接合構造のダイオードのペレットの断面
図、図６はパンチスルー構造の従来のダイオードのペレ
ットの断面図、図７（ａ），（ｂ）および図８（ａ），
（ｂ）は、それぞれ、従来のＭＯＳ構造のダイオードの
ペレットの断面図とその等価回路図を示している。
【０００３】従来のＰＮ接合構造のダイオードは、図５
（ａ）、（ｂ）のようにＮ型半導体基板２８ａ，２８ｂ
の表面に設けた酸化膜に選択的に窓をあけ、この窓を通
してＰ型不純物を導入してガードリング２９ａ，２９ｂ
を形成する。 また、Ｎ型半導体基板２８ａ，２８ｂに
改めて酸化膜を形成した後、図５（ａ）に示すようにＰ
型ガードリング２９ａで囲まれる領域に高濃度のＰ型不
純物を導入して所要の降伏電圧のＰ+領域３０を形成す
る。または、図５（ｂ）に示すようにＰ型ガードリング
２９ｂでかこまれた領域に所要の降伏電圧になる高濃度
のＰ型不純物を含んだ多結晶半導体（Ｐ+領域）３１を
形成する。そして、アノード電極３２ａ，３２ｂとカソ
ード電極３３ａ，３３ｂを形成し、ペレットを作成す
る。
（ａ）、（ｂ）のようにＮ型半導体基板２８ａ，２８ｂ
の表面に設けた酸化膜に選択的に窓をあけ、この窓を通
してＰ型不純物を導入してガードリング２９ａ，２９ｂ
を形成する。 また、Ｎ型半導体基板２８ａ，２８ｂに
改めて酸化膜を形成した後、図５（ａ）に示すようにＰ
型ガードリング２９ａで囲まれる領域に高濃度のＰ型不
純物を導入して所要の降伏電圧のＰ+領域３０を形成す
る。または、図５（ｂ）に示すようにＰ型ガードリング
２９ｂでかこまれた領域に所要の降伏電圧になる高濃度
のＰ型不純物を含んだ多結晶半導体（Ｐ+領域）３１を
形成する。そして、アノード電極３２ａ，３２ｂとカソ
ード電極３３ａ，３３ｂを形成し、ペレットを作成す
る。
【０００４】従来のパンチスルー構造のダイオードは、
図６のように高濃度のＮ型不純物を含むＮ型半導体基板
３５上にＮ型領域層３６を形成し、Ｎ型領域層３６の表
面に設けられた酸化膜に選択的に窓をあけ、この窓を通
してＰ型不純物を導入して、Ｐ型領域３７を形成する。
また、Ｎ型領域層３６に改めて酸化膜を形成した後、酸
化膜に選択的に窓をあけ、この窓を通して、高濃度のＮ
型不純物を導入してＮ +型領域３８、３９を形成する。
Ｎ型領域層３６の表面に設けた酸化膜を選択的に除去
し、カソード電極４０とショート電極４１とアノード電
極４２を形成し、ペレットを作成する。
図６のように高濃度のＮ型不純物を含むＮ型半導体基板
３５上にＮ型領域層３６を形成し、Ｎ型領域層３６の表
面に設けられた酸化膜に選択的に窓をあけ、この窓を通
してＰ型不純物を導入して、Ｐ型領域３７を形成する。
また、Ｎ型領域層３６に改めて酸化膜を形成した後、酸
化膜に選択的に窓をあけ、この窓を通して、高濃度のＮ
型不純物を導入してＮ +型領域３８、３９を形成する。
Ｎ型領域層３６の表面に設けた酸化膜を選択的に除去
し、カソード電極４０とショート電極４１とアノード電
極４２を形成し、ペレットを作成する。
【０００５】ＭＯＳ構造の従来のダイオードは、図７
（ａ）、図８（ａ）のように高濃度のＮ型不純物を含む
Ｎ+型半導体基板４４ａ，４４ｂを形成し、Ｎ型領域層
４５ａ，４５ｂの表面に設けられた酸化膜に選択的に窓
をあけ、Ｐ型不純物を拡散して、Ｐ型領域４６ａ，４６
ｂ，４７ａ，４７ｂを形成する。
（ａ）、図８（ａ）のように高濃度のＮ型不純物を含む
Ｎ+型半導体基板４４ａ，４４ｂを形成し、Ｎ型領域層
４５ａ，４５ｂの表面に設けられた酸化膜に選択的に窓
をあけ、Ｐ型不純物を拡散して、Ｐ型領域４６ａ，４６
ｂ，４７ａ，４７ｂを形成する。
【０００６】Ｐ型領域４６ａ、４６ｂはバイポーラトラ
ンイスタ部のベースおよびＭＯＳトランジスタ部のドレ
インとなり、Ｐ型領域４７ａ，４７ｂはＭＯＳトランジ
スタ部のソースとなる。同様にＮ+型領域４８ａ，４８
ｂ，４９ａ，４９ｂを形成する。 Ｎ型領域４８ａ，４
８ｂは、バイポーラトランジスタ部のエミッタとなり、
Ｎ+型領域４９ａ，４９ｂは、Ｐ型領域４７ａ，４７ｂ
とＮ型領域層４５ａ，４５ｂとを短絡させるためのＮ型
領域層４５ａ，４５ｂの取りだし部となる。酸化膜を選
択的に除去および形成し、酸化膜５０ａ，５０ｂ，５１
を形成する。酸化膜５０（ａ），５０（ｂ）は、ゲート
酸化膜となる。
ンイスタ部のベースおよびＭＯＳトランジスタ部のドレ
インとなり、Ｐ型領域４７ａ，４７ｂはＭＯＳトランジ
スタ部のソースとなる。同様にＮ+型領域４８ａ，４８
ｂ，４９ａ，４９ｂを形成する。 Ｎ型領域４８ａ，４
８ｂは、バイポーラトランジスタ部のエミッタとなり、
Ｎ+型領域４９ａ，４９ｂは、Ｐ型領域４７ａ，４７ｂ
とＮ型領域層４５ａ，４５ｂとを短絡させるためのＮ型
領域層４５ａ，４５ｂの取りだし部となる。酸化膜を選
択的に除去および形成し、酸化膜５０ａ，５０ｂ，５１
を形成する。酸化膜５０（ａ），５０（ｂ）は、ゲート
酸化膜となる。
【０００７】次に、ＭＯＳトランジスタ部のゲートとな
るチャネル領域に不純物をイオン注入し、ＭＯＳトラン
ジスタ部のターンオン電圧ＶTをコントロールし、電極
５２ａ，５２ｂ，５３ａ，５３ｂ，５４，５５ａ，５５
ｂを形成し、ペレットを作成する。
るチャネル領域に不純物をイオン注入し、ＭＯＳトラン
ジスタ部のターンオン電圧ＶTをコントロールし、電極
５２ａ，５２ｂ，５３ａ，５３ｂ，５４，５５ａ，５５
ｂを形成し、ペレットを作成する。
【０００８】図７（ａ）の等価回路は図７（ｂ）に、図
８（ａ）の等価回路は図８（ｂ）に示す。
８（ａ）の等価回路は図８（ｂ）に示す。
【０００９】
【発明が解決しようとする課題】図７（ａ），図８
（ａ）に示すような従来のＭＯＳ構造のダイオードは、
図５（ａ），（ｂ）に示すＰＮ接合構造および図６に示
すパンチスルー構造に比べて動作抵抗および漏れ電流が
小さいという利点が有るが、ダイオードの順電流特性が
無い。
（ａ）に示すような従来のＭＯＳ構造のダイオードは、
図５（ａ），（ｂ）に示すＰＮ接合構造および図６に示
すパンチスルー構造に比べて動作抵抗および漏れ電流が
小さいという利点が有るが、ダイオードの順電流特性が
無い。
【００１０】ダイオードの使われ方が低電圧・低電流回
路用の場合、図７（ａ）のＭＯＳ構造のダイオードを使
うと、動作抵抗および漏れ電流が小さいため、使用回路
の消費電力が小さくなるという利点があるが、ダイオー
ドの順電流特性がないので、ダイオードの順方向の向き
に静電気等によるサージ電流が回路に流れると、ダイオ
ードでサージが吸収されないため、回路上に静電気耐量
の弱い部分が壊れてしまうという欠点がある。
路用の場合、図７（ａ）のＭＯＳ構造のダイオードを使
うと、動作抵抗および漏れ電流が小さいため、使用回路
の消費電力が小さくなるという利点があるが、ダイオー
ドの順電流特性がないので、ダイオードの順方向の向き
に静電気等によるサージ電流が回路に流れると、ダイオ
ードでサージが吸収されないため、回路上に静電気耐量
の弱い部分が壊れてしまうという欠点がある。
【００１１】このように図７（ａ），図８（ａ）に示す
のＭＯＳ構造のダイオードは、順電流特性がないので、
サージ吸収を含んだ用途に使用できないという欠点があ
る。
のＭＯＳ構造のダイオードは、順電流特性がないので、
サージ吸収を含んだ用途に使用できないという欠点があ
る。
【００１２】本発明の目的は、上記の欠点を持たない、
ＭＯＳ構造のトランジスタで、かつ、ダイオード特性を
有する半導体素子を提供することである。
ＭＯＳ構造のトランジスタで、かつ、ダイオード特性を
有する半導体素子を提供することである。
【００１３】
【課題を解決するための手段】本発明の半導体素子は、
半導体基板の表面に、ソースとドレインを有する絶縁ゲ
ート型電界効果トランジスタ部と、コレクタとエミッタ
とベースを有するバイポーラトランジスタ部とを有し、
前記ソースと前記コレクタ間、および前記ドレインと前
記ベース間とがそれぞれ接続され、前記エミッタと前記
ベースとが短絡された構成を有している。
半導体基板の表面に、ソースとドレインを有する絶縁ゲ
ート型電界効果トランジスタ部と、コレクタとエミッタ
とベースを有するバイポーラトランジスタ部とを有し、
前記ソースと前記コレクタ間、および前記ドレインと前
記ベース間とがそれぞれ接続され、前記エミッタと前記
ベースとが短絡された構成を有している。
【００１４】また、半導体基板の表面に、ソースとドレ
インを有する絶縁ゲート型電界効果トランジスタ部と、
コレクタとエミッタとベースを有するバイポーラトラン
ジスタと部と、アノードとカソードを有するダイオード
部を有し、前記ソースと前記コレクタと前記カソードと
が接続され、かつ、前記ドレインと前記ベースとが接続
され、さらに前記エミッタと前記アノードが接続された
構造を有する半導体素子も本発明の半導体素子に含まれ
る。
インを有する絶縁ゲート型電界効果トランジスタ部と、
コレクタとエミッタとベースを有するバイポーラトラン
ジスタと部と、アノードとカソードを有するダイオード
部を有し、前記ソースと前記コレクタと前記カソードと
が接続され、かつ、前記ドレインと前記ベースとが接続
され、さらに前記エミッタと前記アノードが接続された
構造を有する半導体素子も本発明の半導体素子に含まれ
る。
【００１５】
【作用】半導体基板にＭＯＳトランジスタ部と、バイポ
ーラトランジスタ部と、ダイオード部、あるいはダイオ
ードの機能を有する部分を備えたことにより、ダイオー
ドの順電流特性を有し、静電気等のサージを吸収するこ
とができる。
ーラトランジスタ部と、ダイオード部、あるいはダイオ
ードの機能を有する部分を備えたことにより、ダイオー
ドの順電流特性を有し、静電気等のサージを吸収するこ
とができる。
【００１６】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。
て説明する。
【００１７】図１（ａ），（ｂ）は本発明の半導体素子
の第１の実施例のペレット断面図とその等価回路、図２
（ａ），（ｂ）は、それぞれ、本発明の半導体装置の第
１の実施例と１部構造が変形された半導体素子のペレッ
ト断面図とその等価回路である。
の第１の実施例のペレット断面図とその等価回路、図２
（ａ），（ｂ）は、それぞれ、本発明の半導体装置の第
１の実施例と１部構造が変形された半導体素子のペレッ
ト断面図とその等価回路である。
【００１８】図１（ａ），（ｂ）と図２（ａ），（ｂ）
に示す第１の実施例は、それぞれ、Ｎ型半導体基板１
ａ，１ｂ上にＮ型領域層２ａ，２ｂを形成し、Ｎ型領域
層２ａ，２ｂ上に酸化膜を設け、フォトレジストで酸化
膜に窓をあけ、Ｐ型不純物を拡散し、Ｐ型領域３ａ，３
ｂ，４ａ，４ｂ，５ａ，５ｂを形成する。
に示す第１の実施例は、それぞれ、Ｎ型半導体基板１
ａ，１ｂ上にＮ型領域層２ａ，２ｂを形成し、Ｎ型領域
層２ａ，２ｂ上に酸化膜を設け、フォトレジストで酸化
膜に窓をあけ、Ｐ型不純物を拡散し、Ｐ型領域３ａ，３
ｂ，４ａ，４ｂ，５ａ，５ｂを形成する。
【００１９】Ｐ型領域３ａ，３ｂは、ＭＯＳトランジス
タ部のソース（Ｓ）となり、Ｐ型領域４ａ，４ｂはバイ
ポーラトランジスタ部のベース（Ｂ）およびＭＯＳトラ
ンジスタ部のドレイン（Ｄ）となり、Ｐ型領域５ａ，５
ｂはダイオード部のアノード（Ａ）となる。同様にし
て、Ｎ+型領域６ａ，６ｂ，７ａ，７ｂを形成する。
タ部のソース（Ｓ）となり、Ｐ型領域４ａ，４ｂはバイ
ポーラトランジスタ部のベース（Ｂ）およびＭＯＳトラ
ンジスタ部のドレイン（Ｄ）となり、Ｐ型領域５ａ，５
ｂはダイオード部のアノード（Ａ）となる。同様にし
て、Ｎ+型領域６ａ，６ｂ，７ａ，７ｂを形成する。
【００２０】Ｎ+領域６ａ，６ｂは、バイポーラトラン
ジスタ部のエミッタ（Ｅ）となり、Ｎ+型領域７ａ，７
ｂは、Ｐ型領域３ａ，３ｂとＮ型領域層２ａ，２ｂを短
絡させるためのＮ型領域層２ａ，２ｂの取り出し部とな
る。
ジスタ部のエミッタ（Ｅ）となり、Ｎ+型領域７ａ，７
ｂは、Ｐ型領域３ａ，３ｂとＮ型領域層２ａ，２ｂを短
絡させるためのＮ型領域層２ａ，２ｂの取り出し部とな
る。
【００２１】酸化膜を選択的に除去および形成し、酸化
膜８ａ，８ｂ，９ａ，９ｂ，１０を形成する。酸化膜８
ａ，８ｂはゲート酸化膜となる。
膜８ａ，８ｂ，９ａ，９ｂ，１０を形成する。酸化膜８
ａ，８ｂはゲート酸化膜となる。
【００２２】次に、ＭＯＳトランジスタ部のゲート
（Ｇ）となるチャネル領域に不純物イオンを注入しＭＯ
Ｓトタンジスタ部のターンオン電圧ＶT をコントロール
し、電極１１ａ，１１ｂ，１２ａ，１２ｂ，１３，１４
ａ，１４ｂを蒸着し、ペレットを作成する。
（Ｇ）となるチャネル領域に不純物イオンを注入しＭＯ
Ｓトタンジスタ部のターンオン電圧ＶT をコントロール
し、電極１１ａ，１１ｂ，１２ａ，１２ｂ，１３，１４
ａ，１４ｂを蒸着し、ペレットを作成する。
【００２３】次に、図１（ｂ）および図２（ｂ）を参照
して第１と第２の実施例の動作を説明する。
して第１と第２の実施例の動作を説明する。
【００２４】電極１１ａ，１１ｂに負の、電極１４ａ、
１１ｂに正の電圧を印加し、ＭＯＳトランジスタ部のド
レイン・ソース間にターンオン電圧を超える電圧が印加
されると、ドレイン電流が流れ、バイポーラトランジス
タ部のベースに電流が注入され、バイポーラトランジス
タ部がオンする。バイポーラトランジスタ部は電流増幅
をするので動作抵抗が小さくなる。
１１ｂに正の電圧を印加し、ＭＯＳトランジスタ部のド
レイン・ソース間にターンオン電圧を超える電圧が印加
されると、ドレイン電流が流れ、バイポーラトランジス
タ部のベースに電流が注入され、バイポーラトランジス
タ部がオンする。バイポーラトランジスタ部は電流増幅
をするので動作抵抗が小さくなる。
【００２５】電極１１ａ、１１ｂに正の、電極１４ａ、
１４ｂに負の電圧を印加すると、ダイオード部に順電流
が流れる。
１４ｂに負の電圧を印加すると、ダイオード部に順電流
が流れる。
【００２６】図３（ａ）、（ｂ）は、それぞれ、本発明
の半導体素子の第２の実施例のペレット断面図とその等
価回路、図４（ａ）、（ｂ）は、それぞれ、図３に示す
実施例と１部構造が変形された半導体素子のペレット断
面図とその等価回路である。
の半導体素子の第２の実施例のペレット断面図とその等
価回路、図４（ａ）、（ｂ）は、それぞれ、図３に示す
実施例と１部構造が変形された半導体素子のペレット断
面図とその等価回路である。
【００２７】図３（ｂ）、図４（ｂ）を参照して第２の
実施例の動作を説明する。
実施例の動作を説明する。
【００２８】電極２３ａ、２３ｂに負の、電極２６ａ、
２６ｂに正の電圧を印加し、ＭＯＳトランジスタ部のド
レイン・ソース間にターンオン電圧を超える電圧が印加
されると、ドレイン電流が流れる。ドレイン電流が流れ
ることによって、拡散抵抗２７ａ，２７ｂによる電圧降
下生じ、バイポーラトランジスタ部のエミッタ・ベース
間に電位差が生ずる。
２６ｂに正の電圧を印加し、ＭＯＳトランジスタ部のド
レイン・ソース間にターンオン電圧を超える電圧が印加
されると、ドレイン電流が流れる。ドレイン電流が流れ
ることによって、拡散抵抗２７ａ，２７ｂによる電圧降
下生じ、バイポーラトランジスタ部のエミッタ・ベース
間に電位差が生ずる。
【００２９】この電位差がＰＮ接合の拡散電圧（半導体
基板がＳiの場合約０．６Ｖ）を超えると、バイポーラ
トランジスタがオンし、電流増幅が行われ、動作抵抗が
小さくなる。このため、定電圧ダイオードの使用電流の
下限値以下の電流でトランジスタ部がオンするように、
Ｎ+領域１９ａ，１９ｂの深さを調節して拡散抵抗２７
ａ２７ｂを大きくすればよい。
基板がＳiの場合約０．６Ｖ）を超えると、バイポーラ
トランジスタがオンし、電流増幅が行われ、動作抵抗が
小さくなる。このため、定電圧ダイオードの使用電流の
下限値以下の電流でトランジスタ部がオンするように、
Ｎ+領域１９ａ，１９ｂの深さを調節して拡散抵抗２７
ａ２７ｂを大きくすればよい。
【００３０】電極２３ａ、２３ｂに正の、電極２６ａ、
２６ｂに負の電圧を印加すると、Ｐ型領域１８ａ、、１
８ｂがダイオードのアノードとなり、順電流が流れる。
２６ｂに負の電圧を印加すると、Ｐ型領域１８ａ、、１
８ｂがダイオードのアノードとなり、順電流が流れる。
【００３１】第２の実施例は、第１の実施例と比べて、
Ｐ形領域１８ａ，１８ｂがダイオードのアノードとバイ
ポーラトランジスタのベースを兼ねているので、ペレッ
トサイズを小さくすることができるという利点を有して
いる。
Ｐ形領域１８ａ，１８ｂがダイオードのアノードとバイ
ポーラトランジスタのベースを兼ねているので、ペレッ
トサイズを小さくすることができるという利点を有して
いる。
【００３２】第１の実施例のペレットサイズを０．４５
ｍｍ Ｘ ０．４５ｍｍ とすると、第２の実施例のペ
レットサイズは約 ０．４０ Ｘ ０．４０ｍｍ 程度
にすることができる。すなわち、第１の実施例に比べて
約２０〜３０％程度ペレットサイズを小さくすることが
できる。
ｍｍ Ｘ ０．４５ｍｍ とすると、第２の実施例のペ
レットサイズは約 ０．４０ Ｘ ０．４０ｍｍ 程度
にすることができる。すなわち、第１の実施例に比べて
約２０〜３０％程度ペレットサイズを小さくすることが
できる。
【００３３】
【発明の効果】以上説明したように本発明は、半導体基
板にＭＯＳトランジスタ部とバイポーラトランジスタ部
とダイオード部を形成したのでダイオードの順電流特性
を含むことになり静電気等のサージ吸収を要する用途に
使用が可能になったという効果が有る。
板にＭＯＳトランジスタ部とバイポーラトランジスタ部
とダイオード部を形成したのでダイオードの順電流特性
を含むことになり静電気等のサージ吸収を要する用途に
使用が可能になったという効果が有る。
【図１】（ａ）、（ｂ）は、それぞれ、本発明の半導体
素子の第１の実施例のペレット断面図とその等価回路図
である。
素子の第１の実施例のペレット断面図とその等価回路図
である。
【図２】（ａ），（ｂ）は、それぞれ、図１に示す第１
の実施例と１部構造が変形された半導体素子のペレット
断面図と等価回路図である。
の実施例と１部構造が変形された半導体素子のペレット
断面図と等価回路図である。
【図３】（ａ），（ｂ）は、それぞれ、本発明の半導体
素子の第２の実施例のペレット断面図とその等価回路図
である。
素子の第２の実施例のペレット断面図とその等価回路図
である。
【図４】（ａ）、（ｂ）は、それぞれ、図３に示す第２
の実施例と１部構造が変形された半導体素子のペレット
断面図とその等価回路図である。
の実施例と１部構造が変形された半導体素子のペレット
断面図とその等価回路図である。
【図５】（ａ），（ｂ）は、それぞれ、Ｐ+領域の構造
の異なる従来のＰＮ接合構造のダイオードのペレット断
面図である。
の異なる従来のＰＮ接合構造のダイオードのペレット断
面図である。
【図６】従来のパンチスルー構造のダイオードのペレッ
ト断面図である。
ト断面図である。
【図７】（ａ）、（ｂ）は、それぞれ、従来のＭＯＳ構
造のダイオードのペレット断面図とその等価回路図であ
る。
造のダイオードのペレット断面図とその等価回路図であ
る。
【図８】（ａ），（ｂ）は、それぞれ、図７に示す例と
異なるＭＯＳ構造のダイオードのペレット断面図とその
等価回路図である。
異なるＭＯＳ構造のダイオードのペレット断面図とその
等価回路図である。
【符号の説明】 １ａ，１ｂ Ｎ+型半導体基板 ２ａ，２ｂ Ｎ型領域層 ３ａ，３ｂ Ｐ型領域 ４ａ，４ｂ Ｐ型領域 ５ａ、５ｂ Ｐ型領域 ６ａ，６ｂ Ｎ+型領域 ７ａ、７ｂ Ｎ+型領域 ８ａ，８ｂ 酸化膜 ９ａ、９ｂ 酸化膜 １０ 酸化膜 １１ａ，１１ｂ 電極 １２ａ、１２ｂ 電極 １３ 電極 １４ａ、１４ｂ 電極 １５ａ，１５ｂ Ｎ+型半導体基板 １６ａ，１６ｂ Ｎ型領域層 １７ａ，１７ｂ Ｐ型領域層 １８ａ、１８ｂ Ｐ型領域層 １９ａ、１９ｂ Ｎ+型領域 ２０ａ、２０ｂ Ｎ+型領域 ２１ａ、２１ｂ、 酸化膜 ２２ 酸化膜 ２３ａ、２３ｂ 電極 ２４ａ、２４ｂ 電極 ２５、 電極 ２６ａ、２６ｂ 電極 ２７ａ、２７ｂ 拡散抵抗 （Ａ） アノード （Ｂ） ベース （Ｃ） コレクタ （Ｄ） ドレイン （Ｅ） エミッタ （Ｇ） ゲート （Ｋ） カソード （Ｓ） ソース
Claims (2)
- 【請求項１】 半導体基板の表面に、ソースとドレイン
を有する絶縁ゲート型電界効果トランジスタ部と、コレ
クタとエミッタとベースを有するバイポーラトランジス
タ部とを有し、 前記ソースと前記コレクタ間、および前記ドレインと前
記ベース間とがそれぞれ接続され、前記エミッタと前記
ベースとが短絡された構造を有する半導体素子。 - 【請求項２】 半導体基板の表面に、ソースとドレイン
を有する絶縁ゲート型電界効果トランジスタ部と、コレ
クタとエミッタとベースを有するバイポーラトランジス
タ部と、アノードとカソードを有するダイオード部を有
し、 前記ソースと前記コレクタと前記カソードとが接続さ
れ、かつ、前記ドレインと前記ベースとが接続され、さ
らに前記エミッタと前記アノードが接続された構造を有
する半導体素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27172193A JPH07131037A (ja) | 1993-10-29 | 1993-10-29 | 半導体素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27172193A JPH07131037A (ja) | 1993-10-29 | 1993-10-29 | 半導体素子 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07131037A true JPH07131037A (ja) | 1995-05-19 |
Family
ID=17503920
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27172193A Pending JPH07131037A (ja) | 1993-10-29 | 1993-10-29 | 半導体素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07131037A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20150249085A1 (en) * | 2014-03-03 | 2015-09-03 | International Business Machines Corporation | High speed bipolar junction transistor for high voltage applications |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06291337A (ja) * | 1993-03-31 | 1994-10-18 | Nec Kansai Ltd | 定電圧ダイオード |
-
1993
- 1993-10-29 JP JP27172193A patent/JPH07131037A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06291337A (ja) * | 1993-03-31 | 1994-10-18 | Nec Kansai Ltd | 定電圧ダイオード |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20150249085A1 (en) * | 2014-03-03 | 2015-09-03 | International Business Machines Corporation | High speed bipolar junction transistor for high voltage applications |
| US9331097B2 (en) | 2014-03-03 | 2016-05-03 | International Business Machines Corporation | High speed bipolar junction transistor for high voltage applications |
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