JPS61265861A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPS61265861A JPS61265861A JP60107661A JP10766185A JPS61265861A JP S61265861 A JPS61265861 A JP S61265861A JP 60107661 A JP60107661 A JP 60107661A JP 10766185 A JP10766185 A JP 10766185A JP S61265861 A JPS61265861 A JP S61265861A
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Classifications
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
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- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
- H01L27/0883—Combination of depletion and enhancement field effect transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/0688—Integrated circuits having a three-dimensional layout
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体基板上の絶縁膜の上に半導体層を形成し
、該半導体層に電界効果トランジスタ等を形成した。い
わゆるＳｏｌ （Ｓｉ １ｉｃｏｎＯｎ Ｉｎ５ｕｌ
ａｔｏｒ）構造の半導体装置、特に半導体記憶装置に関
する。
、該半導体層に電界効果トランジスタ等を形成した。い
わゆるＳｏｌ （Ｓｉ １ｉｃｏｎＯｎ Ｉｎ５ｕｌ
ａｔｏｒ）構造の半導体装置、特に半導体記憶装置に関
する。
近年、デバイスの高密度化または高耐圧化のため、半導
体基板上に形成した絶縁膜の上に多結晶シリコンを成長
させ、さらに多結晶シリコンをレーザーアニール技術等
により単結晶化し、単結晶化した半導体層に電界効果ト
ランジスタを形成してなるＳＯＩ構造の半導体装置が提
案されている。
体基板上に形成した絶縁膜の上に多結晶シリコンを成長
させ、さらに多結晶シリコンをレーザーアニール技術等
により単結晶化し、単結晶化した半導体層に電界効果ト
ランジスタを形成してなるＳＯＩ構造の半導体装置が提
案されている。
ところで現今の技術下においては、絶縁膜上に被着形成
した半導体層の完全な結晶化が困難である等の理由によ
り、この半導体層上に形成したＭＩＳ電界効果トランジ
スタは、バルク単結晶から成る半導体基板上に形成した
ＭＩＳ電界効果トランジスタに比較してリーク電流が多
く、このままではデバイスの高密度化を図ることができ
るにもかかわらず、製品化しにくいという問題点があっ
た。
した半導体層の完全な結晶化が困難である等の理由によ
り、この半導体層上に形成したＭＩＳ電界効果トランジ
スタは、バルク単結晶から成る半導体基板上に形成した
ＭＩＳ電界効果トランジスタに比較してリーク電流が多
く、このままではデバイスの高密度化を図ることができ
るにもかかわらず、製品化しにくいという問題点があっ
た。
本発明はかかる点に鑑みて創作されたものであリ、特性
も良好で、かつ高密度化奢り能とする半導体記憶装置の
提供を目的とする。
も良好で、かつ高密度化奢り能とする半導体記憶装置の
提供を目的とする。
第１図は本発明の構成を示す断面図である０図において
、■はＰｆｉの半導体基板、２はドライバー素子または
読出し／書込み素子としての半導体基板１に形成するＮ
チャンネルのエンハンスメント型ＭＩＳ電界効果トラン
ジスタであり、半導体基板とに形成されている。
、■はＰｆｉの半導体基板、２はドライバー素子または
読出し／書込み素子としての半導体基板１に形成するＮ
チャンネルのエンハンスメント型ＭＩＳ電界効果トラン
ジスタであり、半導体基板とに形成されている。
また３は半導体基板ｌ上に形成されたＣＶＤ酸化膜より
なる絶縁膜、４は多結晶シリコンを単結晶化して形成し
たＰｆｉの半導体層であり、５はロード素子としてのＮ
チャンネルのデプリーシ。
なる絶縁膜、４は多結晶シリコンを単結晶化して形成し
たＰｆｉの半導体層であり、５はロード素子としてのＮ
チャンネルのデプリーシ。
ノ型ＭＩＳ電界効果トランジスタであり、半導体層４旧
に形成されている。
に形成されている。
リーグ電流を極力低減すべきドライバー素子および読出
し／書込み素子は、リーク電流の極めて少ない半導体基
板ｌ上のエンハンスメント型ＭＩＳ電界効果トランジス
タ２からなり、一方ある程度のリーク電流を許容するロ
ード素子は、比較的リーク電流の多い半導体層４に形成
するデプリーション型ＭＩＳ電界効果トランジスタ５か
らなっているので、記憶素子として特性上問題はない。
し／書込み素子は、リーク電流の極めて少ない半導体基
板ｌ上のエンハンスメント型ＭＩＳ電界効果トランジス
タ２からなり、一方ある程度のリーク電流を許容するロ
ード素子は、比較的リーク電流の多い半導体層４に形成
するデプリーション型ＭＩＳ電界効果トランジスタ５か
らなっているので、記憶素子として特性上問題はない。
次に本発明の実施例について説明する。第２図は本発明
の実施例に係る６素子構成の半導体記憶素子の回路図で
あり、ドライバー素子６と読出し／書込み素子７は半導
体基板１に形成されたエンハンスメント型ＭＩＳ電界効
果トランジスタ２よりなる。またロード素子８は半導体
層４に形成するデプリーション、５！ＭＩＳ電界効果ト
ランジスタ５よりなる。
の実施例に係る６素子構成の半導体記憶素子の回路図で
あり、ドライバー素子６と読出し／書込み素子７は半導
体基板１に形成されたエンハンスメント型ＭＩＳ電界効
果トランジスタ２よりなる。またロード素子８は半導体
層４に形成するデプリーション、５！ＭＩＳ電界効果ト
ランジスタ５よりなる。
第３図〜第７図は本発明の実施例に係る半導体記憶素子
を形成するための製造プロセスを示す断面図である。
を形成するための製造プロセスを示す断面図である。
まずＰ型基板９に酸化Ｉ！１１０を形成した後に窒化１
ｇ１ｌを形成する０次にレジスト＠２７をマスクとして
素子分離形成用の開口を形成する０次いでレジスト！１
２７をマスクとしてポロンイオンを注入し、チャンネル
ストッパ領域２８を形成する（第３図）。
ｇ１ｌを形成する０次にレジスト＠２７をマスクとして
素子分離形成用の開口を形成する０次いでレジスト！１
２７をマスクとしてポロンイオンを注入し、チャンネル
ストッパ領域２８を形成する（第３図）。
次に窒化＠１１をマスクとして選択酸化により厚い酸化
ＩｔｌＩ１２を形成した後に窒化膜１１．酸化１ｆｉｌ
Ｏを除去し、再び薄いゲート酸化ｌ９１３を形成する（
第４図）。
ＩｔｌＩ１２を形成した後に窒化膜１１．酸化１ｆｉｌ
Ｏを除去し、再び薄いゲート酸化ｌ９１３を形成する（
第４図）。
次にレジスト膜をマスクとしてポロンイオンを打ち込み
、ゲート酸化膜１３下の閾値電圧の制御を行う、その後
に多結晶シリコンを形成し、さらにパターニングにより
ゲート電極１５を形成した後、ゲート電極１５および厚
い酸化［１２をマスクとしてヒ素イオンを打ち込んでト
ランジスタのソース−ドレイン１６を形成する（第５図
）。
、ゲート酸化膜１３下の閾値電圧の制御を行う、その後
に多結晶シリコンを形成し、さらにパターニングにより
ゲート電極１５を形成した後、ゲート電極１５および厚
い酸化［１２をマスクとしてヒ素イオンを打ち込んでト
ランジスタのソース−ドレイン１６を形成する（第５図
）。
次にゲート電極下以外のゲート酸化！１１３を除去し、
次いで酸化１１ｉ１７を形成した後に、全面に厚いｃｖ
ｎ＃化膜１８を形成し、さらに多結晶シリコンをＣＶＤ
法により被着し、その後レーザーアニールにより多結晶
シリコン層を単結晶化してＰ型の半導体層１９を形成す
る（第６図）。
次いで酸化１１ｉ１７を形成した後に、全面に厚いｃｖ
ｎ＃化膜１８を形成し、さらに多結晶シリコンをＣＶＤ
法により被着し、その後レーザーアニールにより多結晶
シリコン層を単結晶化してＰ型の半導体層１９を形成す
る（第６図）。
次に半導体基体１９のパターニング後、ゲート酸化！Ｉ
２０を形成し、さらにレジスト膜をマスクとしてリンイ
オンを打ち込んで半導体層１９の表面領域をデプリーシ
ョン化する０次に多結晶シリコンを被着し、さらにパタ
ーニングによりゲート電極２１を形成した後、レジスト
膜およびゲート電極をマスクとしてヒ素イオン打ち込ん
でトランジスタのソース−ドレイン２２を、またレジス
ト膜をマスクとしてポロンイオンを打ち込んで外部電極
コンタクト用の拡散層２３を形成する（第７図）。
２０を形成し、さらにレジスト膜をマスクとしてリンイ
オンを打ち込んで半導体層１９の表面領域をデプリーシ
ョン化する０次に多結晶シリコンを被着し、さらにパタ
ーニングによりゲート電極２１を形成した後、レジスト
膜およびゲート電極をマスクとしてヒ素イオン打ち込ん
でトランジスタのソース−ドレイン２２を、またレジス
ト膜をマスクとしてポロンイオンを打ち込んで外部電極
コンタクト用の拡散層２３を形成する（第７図）。
次に半導体基板９上のトランジスタのソース・ドレイン
１６やゲート電極１５上の酸化膜および半導体層１９上
のトランジスタのソースｅドレイン２２．ゲート電極２
１上の酸化膜等の開口を行い、アルミニウム配線によっ
て接続することにより、所要の半導体記憶素子を形成す
る。
１６やゲート電極１５上の酸化膜および半導体層１９上
のトランジスタのソースｅドレイン２２．ゲート電極２
１上の酸化膜等の開口を行い、アルミニウム配線によっ
て接続することにより、所要の半導体記憶素子を形成す
る。
第８図は本発明の実施例に係る半導体記憶素子のパター
ン構成を模式的に表わす平面図であり、第８図（ａ）が
半導体基板側のパターンを、第８図（ｂ）が第８図（ａ
）の上に重なる半導体層側のパターンを表わしている。
ン構成を模式的に表わす平面図であり、第８図（ａ）が
半導体基板側のパターンを、第８図（ｂ）が第８図（ａ
）の上に重なる半導体層側のパターンを表わしている。
すなわち２４゜２５はそれぞれ半導体基板に形成される
エンハンスメントＩＭＩｓ電界効果トランジスタよりな
る読出し／書込み素子、ドライバー素子であり、２６は
半導体層に形成されるデプリーション型ＭＩＳ電界効果
トランジスタよりなるロード素子である。
エンハンスメントＩＭＩｓ電界効果トランジスタよりな
る読出し／書込み素子、ドライバー素子であり、２６は
半導体層に形成されるデプリーション型ＭＩＳ電界効果
トランジスタよりなるロード素子である。
図において２９．３０は拡散層上の絶縁膜の開口部で、
拡散層とその上のゲート電極の配線層とを接続している
。また開口部３１は半導体層の下の絶縁膜の開口部で、
半導体基板側のトランジスタのゲート電極配線層と半導
体層側のトランジスタのゲート電極配線層とを接続して
いる。これにより半導体層側の素子と半導体基板側の素
子が接続され、所要の半導体記憶素子が形成される。
拡散層とその上のゲート電極の配線層とを接続している
。また開口部３１は半導体層の下の絶縁膜の開口部で、
半導体基板側のトランジスタのゲート電極配線層と半導
体層側のトランジスタのゲート電極配線層とを接続して
いる。これにより半導体層側の素子と半導体基板側の素
子が接続され、所要の半導体記憶素子が形成される。
以−ヒ説明したように、本発明によればある程度のリー
ク電流が許容されるロード素子を半導体層上のデプリー
ション型ＭＩＳ電界効果トランジスタで構成し、一方リ
ーク電流を極力低減すべさドライバー素子および読出し
／書き込み素子を半導［＆板上のエンハンスメント型Ｍ
ＩＳ電界効果トランジスタで構成するものだから、記憶
素子としての特性劣化を招くことなく半導体装置の高密
度化を図ることができる。
ク電流が許容されるロード素子を半導体層上のデプリー
ション型ＭＩＳ電界効果トランジスタで構成し、一方リ
ーク電流を極力低減すべさドライバー素子および読出し
／書き込み素子を半導［＆板上のエンハンスメント型Ｍ
ＩＳ電界効果トランジスタで構成するものだから、記憶
素子としての特性劣化を招くことなく半導体装置の高密
度化を図ることができる。
第１図は本発明の構成を示す断面図、第２図は本発明の
実施例に係る６素子構成の半導体記憶素子の回路図であ
る。第３図〜第７図は本発明の実施例に係る半導体記憶
素子を形成するための製造プロセスを示す断面図、第８
図は本発明の実施例に係る半導体記憶素子のパターン構
成を模式的に示す平面図である。 ｌ・・・半導体基板 ２・・・エンハンスメン） ５ｊ Ｍ Ｉ Ｓ ＴＩＬ
界効果） ラ７ジスタ（ドライバー素子または読出し／
書込み素子用） ３・・・絶縁膜 ４・・・半導体層 ５・・・デプリーション型ＭＩＳ電界効果トランジスタ
（ロード素子用） 不発ｇ￥１＝−蹟△゛）示ＩＫＩ図 −ｊ是叩の【あ列？就叩する回ゴ呑？ 第２図
実施例に係る６素子構成の半導体記憶素子の回路図であ
る。第３図〜第７図は本発明の実施例に係る半導体記憶
素子を形成するための製造プロセスを示す断面図、第８
図は本発明の実施例に係る半導体記憶素子のパターン構
成を模式的に示す平面図である。 ｌ・・・半導体基板 ２・・・エンハンスメン） ５ｊ Ｍ Ｉ Ｓ ＴＩＬ
界効果） ラ７ジスタ（ドライバー素子または読出し／
書込み素子用） ３・・・絶縁膜 ４・・・半導体層 ５・・・デプリーション型ＭＩＳ電界効果トランジスタ
（ロード素子用） 不発ｇ￥１＝−蹟△゛）示ＩＫＩ図 −ｊ是叩の【あ列？就叩する回ゴ呑？ 第２図
Claims (1)
- 【特許請求の範囲】 ドライバー素子、ロード素子および読出し／書込み素
子からなるメモリセルを具備し、該ドライバー素子およ
び読出し／書込み素子は半導体基板（１）上に形成され
たエンハンスメント型ＭＩＳ電界効果トランジスタ（２
）からなり。 一方、該ロード素子は前記半導体基板（１）上の絶縁膜
（３）の上の半導体層（４）に形成するデプリーション
型ＭＩＳ電界効果トランジスタ（５）からなることを特
徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60107661A JPS61265861A (ja) | 1985-05-20 | 1985-05-20 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60107661A JPS61265861A (ja) | 1985-05-20 | 1985-05-20 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61265861A true JPS61265861A (ja) | 1986-11-25 |
Family
ID=14464811
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60107661A Pending JPS61265861A (ja) | 1985-05-20 | 1985-05-20 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61265861A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP2329527A2 (en) * | 2008-09-24 | 2011-06-08 | Skyworks Solutions, Inc. | Bipolar/dual fet structure including enhancement and depletion mode fets with isolated channels |
-
1985
- 1985-05-20 JP JP60107661A patent/JPS61265861A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP2329527A2 (en) * | 2008-09-24 | 2011-06-08 | Skyworks Solutions, Inc. | Bipolar/dual fet structure including enhancement and depletion mode fets with isolated channels |
| CN102265403A (zh) * | 2008-09-24 | 2011-11-30 | 天工方案公司 | 包括具有隔离沟道的增强型和耗尽型fet的双极性/双fet结构 |
| EP2329527A4 (en) * | 2008-09-24 | 2012-08-15 | Skyworks Solutions Inc | BIPOLAR / DOUBLE FET STRUCTURE COMPRISING ENRICHMENT AND DEPLETION FETS COMPRISING ISOLATED CHANNELS |
| US8643118B2 (en) | 2008-09-24 | 2014-02-04 | Skyworks Solutions, Inc. | Bipolar field effect transistor structures and methods of forming the same |
| US8901611B2 (en) | 2008-09-24 | 2014-12-02 | Skyworks Solutions, Inc. | Bipolar field effect transistor structures and methods of forming the same |
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