JPS63253662A - 半導体記憶回路装置 - Google Patents
半導体記憶回路装置Info
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- JPS63253662A JPS63253662A JP62088009A JP8800987A JPS63253662A JP S63253662 A JPS63253662 A JP S63253662A JP 62088009 A JP62088009 A JP 62088009A JP 8800987 A JP8800987 A JP 8800987A JP S63253662 A JPS63253662 A JP S63253662A
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- Japan
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- emitter
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- transistor
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
- H10B10/10—SRAM devices comprising bipolar components
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔成業上の利用分野〕
本発明に２つのｎｐｎ型トランジスタからなるフリップ
フロップ回路とＰＮＰ型トランジスタの負荷とからなる
回路を単位メモリーセルとする半導体記憶回路１ｉＩ−
置に関する。
フロップ回路とＰＮＰ型トランジスタの負荷とからなる
回路を単位メモリーセルとする半導体記憶回路１ｉＩ−
置に関する。
従来、ＰＮＰトランジスタを負荷としたｎｐｎトランジ
スタからなるフリヴプフロツプ型メモＩＪ−セルげ、第
３図の断面図に示される。フ１Ｊツブフロップを構成す
る個々のｎｐｎ型トランジスタのｐ型ベース領域１５に
対向する様に、１つのＰ型エミッタ領域３Ｅｌ設け、負
荷ＰＮＰ ）ランジスタのエミッタ３８．ベース１３．
コレクタ１５を構成していた。
スタからなるフリヴプフロツプ型メモＩＪ−セルげ、第
３図の断面図に示される。フ１Ｊツブフロップを構成す
る個々のｎｐｎ型トランジスタのｐ型ベース領域１５に
対向する様に、１つのＰ型エミッタ領域３Ｅｌ設け、負
荷ＰＮＰ ）ランジスタのエミッタ３８．ベース１３．
コレクタ１５を構成していた。
第４図（ａ）Ｈ従来構造の単位メモリーセルのホールド
状態の回路図を示す。ホールド時ＤＯＮ側のＰＮＰ）ラ
ンジスタＱ３とｐｎｐ）ランジスタＱ１で構成されるＰ
ＮＰＮサイリスタがラッチ状態に入っていなけ扛ばなら
ず、ＰＮＰトランジスタＱ３の電離槽１賜率βＰＮＰと
、ｎｐｎ）ランジスタＱ１の電ｉ型幅率βＮＩ”Ｎの墳
βＰＮＰＸβ、２、がｌより充分大きくなっていなけれ
ばならない。この時、ホールド″を光Ｉ、に１０μＡ桿
度であり、この電流工。
状態の回路図を示す。ホールド時ＤＯＮ側のＰＮＰ）ラ
ンジスタＱ３とｐｎｐ）ランジスタＱ１で構成されるＰ
ＮＰＮサイリスタがラッチ状態に入っていなけ扛ばなら
ず、ＰＮＰトランジスタＱ３の電離槽１賜率βＰＮＰと
、ｎｐｎ）ランジスタＱ１の電ｉ型幅率βＮＩ”Ｎの墳
βＰＮＰＸβ、２、がｌより充分大きくなっていなけれ
ばならない。この時、ホールド″を光Ｉ、に１０μＡ桿
度であり、この電流工。
しかし、第４図（ｂｌに示すように、アドレスアクセス
時にく絖出し、／書込み電流（１，）は５００μＡと大
きくなる。このＰＮＰトランジスタのコレクタ電流５０
０μＡとし、その時の電流増幅率βＰＮＰが５の場合、
ｎｐｎ）ランジスタのペースへ流込む電流ｎｐｎ ）ラ
ンジスタに充分に飽和領域へ追込まれている。この仏爬
でメモリーセルへのｔｌｋ込ミ（メモリセルの反転）を
行なった場合、ｎｐｎ）ランジスタＱ１が充分に飽和し
ているため％ＯＮ状態からＯＦＦ状態への変化が遅れ、
メモリー素子特性の特に書込みパルスｍ（Ｔｗｐ）が増
大するという不都合が生じる。
時にく絖出し、／書込み電流（１，）は５００μＡと大
きくなる。このＰＮＰトランジスタのコレクタ電流５０
０μＡとし、その時の電流増幅率βＰＮＰが５の場合、
ｎｐｎ）ランジスタのペースへ流込む電流ｎｐｎ ）ラ
ンジスタに充分に飽和領域へ追込まれている。この仏爬
でメモリーセルへのｔｌｋ込ミ（メモリセルの反転）を
行なった場合、ｎｐｎ）ランジスタＱ１が充分に飽和し
ているため％ＯＮ状態からＯＦＦ状態への変化が遅れ、
メモリー素子特性の特に書込みパルスｍ（Ｔｗｐ）が増
大するという不都合が生じる。
即ち、ＰＮＰ負荷型プリップフロップメモリーセルにお
いて要求さｎるＰＮＰ）ランジスタの特性はホールド時
の低′ｔＩＬ流領域でのｉＩ！流増幅率（βＰＮＦ ）
が大きく、それに対しアドレスアクセス時の高電流領域
でのβＰＮＦに充分小さいという特性が要求されるので
あるが５図に示す様なｎｐｎ ）ランジスタのペース領
域１５に対向する様Ｉ／ｃ１つのＰ型エミッタ領域３８
を設けた状態では、ＰＮＰトランジスタへの要求を充分
に満たす特性を実現することが難しかった。
いて要求さｎるＰＮＰ）ランジスタの特性はホールド時
の低′ｔＩＬ流領域でのｉＩ！流増幅率（βＰＮＦ ）
が大きく、それに対しアドレスアクセス時の高電流領域
でのβＰＮＦに充分小さいという特性が要求されるので
あるが５図に示す様なｎｐｎ ）ランジスタのペース領
域１５に対向する様Ｉ／ｃ１つのＰ型エミッタ領域３８
を設けた状態では、ＰＮＰトランジスタへの要求を充分
に満たす特性を実現することが難しかった。
不発明の目的は、このような問題を解決し、帯込みパル
ス龜の増大を抑え、烏速薔込み全可能とし之半碑体記憶
回路装置金提供することにある。
ス龜の増大を抑え、烏速薔込み全可能とし之半碑体記憶
回路装置金提供することにある。
本発明の４１１成に、２つのｎｐｎ型バイポーラトラン
ジスタのｎ型コレクタとｐ型ベースを相互に、たすきか
けにし友７リププ７０ツブ回路と、前記ｎｐｎ型バイポ
ーラトランジスタのｎ型コレクタ領域とＰ型ベース傾城
をそれぞｎペース領域及びコレクタ領域とするＰＮＰ型
バイポーラトランジスタからなる負荷とを含む単位メモ
リーセルからなる半導体記憶回路装置において、前記負
荷用ＰＮＰ型トランジスタのＰ型エミッタ領域が高き度
で小面積の第１のエミッタ領域と低濃度で大面積の第２
のエミッタ領域とからなること全特徴とする。
ジスタのｎ型コレクタとｐ型ベースを相互に、たすきか
けにし友７リププ７０ツブ回路と、前記ｎｐｎ型バイポ
ーラトランジスタのｎ型コレクタ領域とＰ型ベース傾城
をそれぞｎペース領域及びコレクタ領域とするＰＮＰ型
バイポーラトランジスタからなる負荷とを含む単位メモ
リーセルからなる半導体記憶回路装置において、前記負
荷用ＰＮＰ型トランジスタのＰ型エミッタ領域が高き度
で小面積の第１のエミッタ領域と低濃度で大面積の第２
のエミッタ領域とからなること全特徴とする。
次に図面により本発明の詳細な説明する。
第１図（ａ） 、 （ｂ）ｉ本発明の一実施例のＰＮＰ
）ランジスタを負荷とするメモリーセルの平面図および
そのＡ−Ａ’断面図である。
）ランジスタを負荷とするメモリーセルの平面図および
そのＡ−Ａ’断面図である。
本５ｊ！ｈ例におけるｎｐｎ トランジスタは、従来と
同様にｎｐｎ型トランジスタのペースｌ ５ 、２５と
コレクタ２３，１３′ｆｒ、それぞｎ、ｆｃすきかけに
接続してフリッグ７０ツブ回路を形成している。
同様にｎｐｎ型トランジスタのペースｌ ５ 、２５と
コレクタ２３，１３′ｆｒ、それぞｎ、ｆｃすきかけに
接続してフリッグ７０ツブ回路を形成している。
そして絖出し／４込み用エミッタ１６．２６はそれぞれ
ディジット線２０．３０へ接続さｎている。
ディジット線２０．３０へ接続さｎている。
又、ｔ′＃報保持用エミッタ１７．２７は共通配線で接
続された後、２１−目のワードボトム巌２２へ結線され
ている。
続された後、２１−目のワードボトム巌２２へ結線され
ている。
本実施例の負荷となるＰＮＰ型トランジスタは。
その高濃度エミッタ１９と低濃度エミッタ１８とが共通
配線で接続され、又高濃度エミッタ２９と低濃度エミッ
タ２８も共通配線で接続さｎた後、共通の２層目のワー
ドトップ配線２１へと接続されている。
配線で接続され、又高濃度エミッタ２９と低濃度エミッ
タ２８も共通配線で接続さｎた後、共通の２層目のワー
ドトップ配線２１へと接続されている。
本実施例の構ａは、Ｐ型シリコン基板ｌｌ上に高濃度ａ
型シリコン層１２七設けた後、ｎ型シリコンエピタキシ
ャル層１３を成長させる。次に。
型シリコン層１２七設けた後、ｎ型シリコンエピタキシ
ャル層１３を成長させる。次に。
素子分離用のシリコン酸化膜１４で囲まれ友島内に単位
メモリーセルを構成するｎｐｎ型トランジスタと負荷と
なるＰＮＰ型トランジスタを杉底し友ところを示してい
る。即ち、ｎｐｎ型トランジスタのペース１５．耽出し
／書込み用エミッタ１６、情報保持用エミッタ１７、コ
レクタ１３と、ＰＮＰ型トランジスタの低濃度、大面積
エミッメ１８゜高＃度小面積エミッタ１９．コレクタ１
５．ペース１３が同一島内に作り込まｎている。
メモリーセルを構成するｎｐｎ型トランジスタと負荷と
なるＰＮＰ型トランジスタを杉底し友ところを示してい
る。即ち、ｎｐｎ型トランジスタのペース１５．耽出し
／書込み用エミッタ１６、情報保持用エミッタ１７、コ
レクタ１３と、ＰＮＰ型トランジスタの低濃度、大面積
エミッメ１８゜高＃度小面積エミッタ１９．コレクタ１
５．ペース１３が同一島内に作り込まｎている。
本実施例ｉ、ＰＮＰ）ランジスタのＰ型エミッタ狽戚が
、高咲度（Ｐ”）ｊりなる小面積のＰ型工ミッタ領域１
９と、低の度（Ｐ）工９なる大面積のＰ型エミッタ領域
１８とからなり１低電流領域ではこれらエミッタ１８．
１９のエミッタ注入効率に大きな差異がなく、両エミッ
タ１８．１９の面積比に比例した正孔電流が両エミッタ
１８ 、１９より分流してベース領域１３へ注入される
だけであるが、尚１！流傾城でに特に低濃度（Ｐ″″）
大面積のＰ型エミッタ１８とｂ ｎｇペース１３で形成
されるＰ’Ｎ接合が高注入電流領域に入るためＰ型エミ
ッタ１８．１９の離合電流増幅率（βＰＮＰ）は急激に
減少する。
、高咲度（Ｐ”）ｊりなる小面積のＰ型工ミッタ領域１
９と、低の度（Ｐ）工９なる大面積のＰ型エミッタ領域
１８とからなり１低電流領域ではこれらエミッタ１８．
１９のエミッタ注入効率に大きな差異がなく、両エミッ
タ１８．１９の面積比に比例した正孔電流が両エミッタ
１８ 、１９より分流してベース領域１３へ注入される
だけであるが、尚１！流傾城でに特に低濃度（Ｐ″″）
大面積のＰ型エミッタ１８とｂ ｎｇペース１３で形成
されるＰ’Ｎ接合が高注入電流領域に入るためＰ型エミ
ッタ１８．１９の離合電流増幅率（βＰＮＰ）は急激に
減少する。
従って％ １つのＰ型エミッタ領域（３８）ｆｃ設けた
従来傅造に対し、不実測例は低゛電流領域での電流増幅
率（βＰＭＰ ）が大きく、高電流填域でのそれは充分
に小さいという特徴を実現することができる。
従来傅造に対し、不実測例は低゛電流領域での電流増幅
率（βＰＭＰ ）が大きく、高電流填域でのそれは充分
に小さいという特徴を実現することができる。
第２図は本発明の第２の５！迦例のｌ＃ｒｉｆＩ凶であ
る。
る。
本実施例でｒＸ、低駿度ＣＰ−）のＰ型エミッタ２４の
中に高画度（ｐ ）ｐ型エミッタ２５を形成した構造と
なっており、他の部分ａ第１０笑厖例と同一である。こ
の場合は、Ｐ型エミッタ領域の面積ひいてはメモリーセ
ルの面積を縮小しつつ不発明の主旨全実現している。
中に高画度（ｐ ）ｐ型エミッタ２５を形成した構造と
なっており、他の部分ａ第１０笑厖例と同一である。こ
の場合は、Ｐ型エミッタ領域の面積ひいてはメモリーセ
ルの面積を縮小しつつ不発明の主旨全実現している。
第５図は不実励例と従来のＰＮＰ）ランジスタの電流槽
＃Ａ率（βＰＭＰ ）のコレクタ電流依存性を示す特性
図である。
＃Ａ率（βＰＭＰ ）のコレクタ電流依存性を示す特性
図である。
、 本実施例の回路の電流増幅率βＰＩＰの特性線Ａは
低電流領域（Ｉｃ＝１０μＡ）では７と大きな値である
が、高電流領域（工。＝５００μ）でｉ ｏ、 ｓと小
さな値となっている。
低電流領域（Ｉｃ＝１０μＡ）では７と大きな値である
が、高電流領域（工。＝５００μ）でｉ ｏ、 ｓと小
さな値となっている。
第４図（ｂ）に示すアドレスアクセス時の電流の流れを
参考にすると１本発明の効果を示す。従来型のＰＮＰ
）ランジスタのコレクタ電流５００μＡβＰＮＦが５の
場合、ｎｐｎ）ランジスタのベースへであｔ）、このｎ
ｐｎ ）ランジスタに充分に飽和に追い込まれている。
参考にすると１本発明の効果を示す。従来型のＰＮＰ
）ランジスタのコレクタ電流５００μＡβＰＮＦが５の
場合、ｎｐｎ）ランジスタのベースへであｔ）、このｎ
ｐｎ ）ランジスタに充分に飽和に追い込まれている。
こｎに対し本実施例のＰＮＰ ）ランジスタの場合、低
電流領域でにβｐＮｐ ＸβＮＰＮ ＞ １は充分達成
でき、メモリーの保持が安定にされる。その上。
電流領域でにβｐＮｐ ＸβＮＰＮ ＞ １は充分達成
でき、メモリーの保持が安定にされる。その上。
アドレスアクセス時の続出し／書込電流（ＩＤ）が５０
０μＡと大きい晶電流領域においてげ、βＰＮＦが０．
５μＡと小さい為、ｎｐｎ）ランジスタのべＩＤ のコレクタ電流（Ｔ； ）は３３３μＡ（＝−」−０，
５＋１ ×５００μＡ）であり、ｎｐｎ）ランジスタの飽和程度
は従来型に比し浅い状態である。
０μＡと大きい晶電流領域においてげ、βＰＮＦが０．
５μＡと小さい為、ｎｐｎ）ランジスタのべＩＤ のコレクタ電流（Ｔ； ）は３３３μＡ（＝−」−０，
５＋１ ×５００μＡ）であり、ｎｐｎ）ランジスタの飽和程度
は従来型に比し浅い状態である。
この状態でメモリーセルへの書き込み（メモリーセルの
反転）を行なった場合、ｎｐｎ）ランジスタＱ１の飽和
の程度が軽＜、ＯＮ状態からＯＦＦ状態への変化が迅速
に行なわれ、書き込みパルス巾（Ｔｗｐ）ｔｌ−減少で
き、メモリー素子特性の改Ｖｔ−図ることができる。
反転）を行なった場合、ｎｐｎ）ランジスタＱ１の飽和
の程度が軽＜、ＯＮ状態からＯＦＦ状態への変化が迅速
に行なわれ、書き込みパルス巾（Ｔｗｐ）ｔｌ−減少で
き、メモリー素子特性の改Ｖｔ−図ることができる。
〔発明の効果〕
以上説明したように本発明によれば低電流領域での電流
増幅率が大きく、高電流領域での電流増幅率を充分小さ
くして、高速に書込みを行うことができるという効果が
ある。
増幅率が大きく、高電流領域での電流増幅率を充分小さ
くして、高速に書込みを行うことができるという効果が
ある。
第１図（ａ） 、 （ｂｌｒＸ本発明の一実施例の部分
平面図およびそのＡ−Ａ’断面図、第２図は不発明の第
２の実軸例の断面囚、第３図に従来の半導体記憶装置の
一例の断面図、第４１！￥＋（ａｌ 、 （ｂ）ｈメモ
リーセル回路のホールド時およびアドレスアクセス時の
電流を示す回路図、第５図はコレクタ電流に対する電流
増幅率βｐｕｐ を示す特性図である。 １１・・・・・・Ｐ型シリコン基板、１２・・・・・・
高き度ｎ型シリコン層（埋込ＩＮ）、１３，２３・・・
・・・ｎ型シリコンエピタキシャル層、コレクタ（ｎｐ
ｎ）、１４＃２４・・・・・・シリコン酸化１１１［，
１５，２５・・・・・・ベース（ｎｐｎ）ｂ Ｉ６，２
６・・・・・・絖出し、誉込み用エミッタ。 １７．２７・・・・・・情報保持用エミッタ、１８，２
８゜２４・・・・・・低濃度（Ｐ−）エミッタ、１９．
２９，２５・・・・・・高碌度（１）エミッタ、２０．
３０・・・・・・デジット線、２１・・・・・・ワード
トップ脚、２２・・・・・・ワードボトム巌、３８・・
・・・・エミッタｓ Ｑｌｅ Ｑｚ ・・・・・・フ
リップフロップ用トランジスタ、Ｑｚ ｅ Ｑａ・・・
・・・負荷用トランジスタ。 粋押人 ＄Ｐ ａ −４−内 １自
娶菊１図
平面図およびそのＡ−Ａ’断面図、第２図は不発明の第
２の実軸例の断面囚、第３図に従来の半導体記憶装置の
一例の断面図、第４１！￥＋（ａｌ 、 （ｂ）ｈメモ
リーセル回路のホールド時およびアドレスアクセス時の
電流を示す回路図、第５図はコレクタ電流に対する電流
増幅率βｐｕｐ を示す特性図である。 １１・・・・・・Ｐ型シリコン基板、１２・・・・・・
高き度ｎ型シリコン層（埋込ＩＮ）、１３，２３・・・
・・・ｎ型シリコンエピタキシャル層、コレクタ（ｎｐ
ｎ）、１４＃２４・・・・・・シリコン酸化１１１［，
１５，２５・・・・・・ベース（ｎｐｎ）ｂ Ｉ６，２
６・・・・・・絖出し、誉込み用エミッタ。 １７．２７・・・・・・情報保持用エミッタ、１８，２
８゜２４・・・・・・低濃度（Ｐ−）エミッタ、１９．
２９，２５・・・・・・高碌度（１）エミッタ、２０．
３０・・・・・・デジット線、２１・・・・・・ワード
トップ脚、２２・・・・・・ワードボトム巌、３８・・
・・・・エミッタｓ Ｑｌｅ Ｑｚ ・・・・・・フ
リップフロップ用トランジスタ、Ｑｚ ｅ Ｑａ・・・
・・・負荷用トランジスタ。 粋押人 ＄Ｐ ａ −４−内 １自
娶菊１図
Claims (1)
- ２つのｎｐｎ型バイポーラトランジスタのｎ型コレク
タとｐ型ベースを相互に、たすきがけにしたフリップフ
ロップ回路と、前記ｎｐｎ型バイポーラトランジスタの
ｎ型コレクタ領域とＰ型ベース領域をそれぞれベース領
域及びコレクタ領域とするＰＮＰ型バイポーラトランジ
スタからなる負荷とを含む単位メモリーセルからなる半
導体記憶回路装置において、前記負荷用ＰＮＰ型トラン
ジスタのＰ型エミッタ領域が高濃度で小面積の第１のエ
ミッタ領域と低濃度で大面積の第２のエミッタ領域とか
らなることを特徴とする半導体記憶回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62088009A JPH0752754B2 (ja) | 1987-04-10 | 1987-04-10 | 半導体記憶回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62088009A JPH0752754B2 (ja) | 1987-04-10 | 1987-04-10 | 半導体記憶回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63253662A true JPS63253662A (ja) | 1988-10-20 |
| JPH0752754B2 JPH0752754B2 (ja) | 1995-06-05 |
Family
ID=13930822
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62088009A Expired - Lifetime JPH0752754B2 (ja) | 1987-04-10 | 1987-04-10 | 半導体記憶回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0752754B2 (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62291167A (ja) * | 1986-06-11 | 1987-12-17 | Mitsubishi Electric Corp | 半導体記憶装置 |
-
1987
- 1987-04-10 JP JP62088009A patent/JPH0752754B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62291167A (ja) * | 1986-06-11 | 1987-12-17 | Mitsubishi Electric Corp | 半導体記憶装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0752754B2 (ja) | 1995-06-05 |
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