WO2004077570A1 - バイポーラトランジスタおよび集積回路装置 - Google Patents

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WO2004077570A1
WO2004077570A1 PCT/JP2004/002317 JP2004002317W WO2004077570A1 WO 2004077570 A1 WO2004077570 A1 WO 2004077570A1 JP 2004002317 W JP2004002317 W JP 2004002317W WO 2004077570 A1 WO2004077570 A1 WO 2004077570A1
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emitter
base
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semiconductor
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PCT/JP2004/002317
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English (en)
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Inventor
Junko Iwanaga
Takeshi Takagi
Akira Asai
Tohru Saitoh
Yoshihiko Kanzawa
Original Assignee
Matsushita Electric Industrial Co., Ltd.
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    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
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    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/73—Bipolar junction transistors
    • H01L29/737—Hetero-junction transistors
    • H01L29/7371—Vertical transistors
    • H01L29/7378—Vertical transistors comprising lattice mismatched active layers, e.g. SiGe strained layer transistors

Definitions

  • the present invention relates to a bipolar transistor having a small variation in current gain.
  • HBTs heterojunction bipolar transistors
  • Si Ge silicon germanium
  • FIG. 9 shows an HBT using a Si Ge having a typical graded Ge profile, which has been proposed to obtain high-speed and high-precision characteristics.
  • FIG. 1 is a cross-sectional view showing the structure of HBT (see Japanese Patent Application Laid-Open No. 2 0 0 1-6 8 4 8 0).
  • the conventional Si G ⁇ -HBT 1000 is formed on the Si semiconductor substrate 1.
  • an n-type collector layer 2 made of an S ⁇ semiconductor and trench isolation regions 11 a and 11 b are formed.
  • the S i region on the semiconductor substrate 1 R a, and Nondobusu spacer layer 3 consisting of S i G theta semiconductor on the n-type collector layer 2, and S i G e of semiconductor ⁇ -type base layer 4,
  • S An n-type emitter layer 5 composed of an i G e semiconductor, an n-type emitter layer 6 composed of an Si semiconductor, and an n-type emitter layer 7 composed of polycrystalline silicon are formed in this order.
  • a p-type outer base layer 12 made of polycrystalline silicon is formed adjacent to the p-type base layer 4 and the n-type emitter layer 6.
  • a base electrode 9 is formed on the p-type outer base layer 12, and an emitter electrode 10 is formed on the n-type emitter layer 7.
  • the collector electrode 8 is formed on the n-type collector layer 2.
  • a semiconductor layer composed of Si G which forms the non-doped spacer layer 3, the p-type base layer 4 and the n-type emitter layer 5 is formed by epitaxial growth on the n-type collector layer 2, An n-type emitter layer made of polycrystalline silicon doped with n-type dopant is formed thereon, and the n-type dopant in the n-type emitter layer 7 is thermally diffused from S ⁇ G e by thermal diffusion. To form a base-emitter junction.
  • the reason why the pn junction between the base and the emitter is formed by thermal diffusion is that n-type and p-type can not be epitaxially grown at the same time, and polycrystalline silicon is used for the n-type emitter layer 7 because polycrystalline silicon is used. Growth rate is faster. If it is desired to avoid G s contamination of the device, as in this conventional example, after crystal growth of the semiconductor layer consisting of S i G ⁇ , the Si semiconductor layer (ie n-type emitter layer 6) is laminated. And the semiconductor layer made of Si 'Ge is covered.
  • the G composition of the semiconductor layer consisting of S i G is configured to increase as it goes from the emitter side to the collector side.
  • the band gap gradually shrinks and the conduction band is inclined in the semiconductor layer made of Si G e. Due to this inclination, electrons traveling in the p-type base layer 4 are accelerated by the drift electric field and can pass through the p-type base layer 4 from the n-type emitter layer 5 to the n-type collector layer 2 at high speed.
  • S i G e — HBT 1 0 0 0 can operate at high speed.
  • FIG. 10 is a diagram showing a Ge profile of S i G ⁇ HBT 100 0 in the direction along the X-X line shown in FIG.
  • the horizontal axis represents the depth in the crystal from the upper surface of the n-type emitter layer 7, and the vertical axis represents the Ge composition ratio (%).
  • the depletion layers formed near the emitter, base and collector junctions are shown.
  • the band gap of the p-type base layer 4 is smaller than the band gap of the emitter and collector and is constant near the junction with the emitter, and the junction with the collector is It is characterized by having a distribution that decreases toward the part.
  • the base end B of the depletion layer formed in the vicinity of the base-emitter junction is configured to be located in a region where the band gap is constant.
  • the Si G S constituting the non-doped spacer layer 3, the p-type base layer 4 and the n-type emitter layer 5
  • the semiconductor layer is formed on the n-type collector layer 2 by epitaxial growth, and the n-type emitter layer 7 of polycrystalline silicon doped with n-type dopant is formed on the upper side of the n-type collector layer 2.
  • the n-type dopant in n-type emitter layer 7 is diffused into the semiconductor layer consisting of S i G ⁇ to form a pace 1 emitter junction.
  • the variation in current gain (hf e ) between multiple Si G ⁇ -HBTs fabricated on the same substrate directly affects the product yield.
  • the present invention has been made in view of the above circumstances, and it is an object of the present invention to provide a bipolar transistor having a small variation in current gain (h f e). Disclosure of the invention
  • the bipolar transistor according to the present invention comprises a collector layer, a base layer formed adjacent to the collector layer, and an emitter layer formed adjacent to the base layer, the emitter layer comprising A first emitter region adjacent to the base layer, and a second emitter region adjacent to the first emitter region and having a band gap larger than that of the first emitter region;
  • the depletion layer formed in the layer is located only in the first emitter region.
  • a neutral region in which the probability of carrier recombination increases is present in the first emitter region.
  • the base current is increased, so that the variation of the base current is sufficiently reduced with respect to the value of the base current itself. Therefore, the variation of the base current is suppressed, and the variation of the current gain (h f ⁇ ⁇ ⁇ ) which is the ratio of the base current and the collector current is suppressed. Therefore, even if the bipolar transistor of the present invention is fabricated on a plurality of wafers, the variation of the base current and the current gain (h f s) among the wafers is small, so that the manufacturing yield is improved.
  • the maximum thickness of the first emitter region be 10 nm or more.
  • the first emitter area may be composed of Si Ge or Si Ge C.
  • the first emitter region preferably contains more oxygen than the base layer.
  • a configuration may be further provided which is provided adjacent to the second emitter region and further includes a third emitter region made of polycrystalline Si.
  • Bipolar transistor of the present invention when the applied voltage between the base one Emitta is 0 7 V, Emitta area 1 square micrometer 0 per Torr 3 X 1 0 -.. 6 amperes of the base current is configured to flow.
  • An integrated circuit device is an integrated circuit device including a substrate and a plurality of bipolar transistors formed on the substrate, each of the plurality of bipolar transistors being a collector formed on the substrate A base layer formed in contact with the collector layer, and an emitter layer formed adjacent to the base layer, the emitter layer being a first emitter region adjacent to the base layer And a second emitter region adjacent to the first emitter region and having a band gap larger than the first emitter region, and formed in the emitter layer by a junction with the base layer.
  • the depletion layer is located only in the first emitter region.
  • each of the plurality of bipolar transistors the variation in base current is suppressed, and the variation in current gain (h f f), which is the ratio of the base current to the collector current, is suppressed. Therefore, the variation in base current and current gain (hfe) among a plurality of bipolar transistors provided on one substrate is small, so that each bipolar transistor provided on one substrate has substantially uniform characteristics. If required, integrated circuit devices with high yield can be obtained.
  • FIG. 1 is a cross-sectional view showing the structure of S i G ⁇ -H B ⁇ ⁇ according to an embodiment of the present invention.
  • FIG. 2 is a diagram showing a G-port file and an impurity profile of S i G-H B T10 0 in the direction along the I-I line shown in FIG.
  • Figure 3 shows the band profile and carrier concentration profile of Si G e — HBT with the emitter layer near the junction with the base layer and the portion consisting of a Si G semiconductor with a G composition ratio of 15%.
  • FIG. 4 is a diagram showing the relationship between the base current and the maximum thickness of the n-type emitter layer 5 a in S i G e ⁇ HBT 100 according to the embodiment of the present invention.
  • FIG. 5 is a view showing the oxygen content concentration dependency of the carrier lifetime in a Si Ge semiconductor when the Ge composition ratio is 15% to 30%.
  • FIG. 6 is a diagram showing the dependence of the base current on the composition of the base current at S i G ⁇ C-H B T according to the embodiment of the present invention.
  • FIG. 6 is a diagram showing a circuit using Si G e H B T according to the embodiment of the present invention.
  • FIG. 8 is a diagram showing a circuit using Si G e H B T according to the embodiment of the present invention.
  • FIG. 9 is a cross-sectional view showing the structure of a conventional S i G ⁇ H B T.
  • FIG. 10 is a diagram showing a Ge profile of S i G e -H B T in the direction along the X-X line shown in FIG. BEST MODE FOR CARRYING OUT THE INVENTION
  • FIG. 1 is a cross-sectional view showing the structure of Si G e ⁇ H B T according to the present embodiment.
  • the Si G e HBT 100 of this embodiment is formed on a Si semiconductor substrate 1.
  • an n-type collector layer 2 made of Si semiconductor and trench isolation regions 11a and 11b are formed.
  • a non-doped spacer layer 3 consisting of a Si G ⁇ semiconductor and an p type base layer consisting of a Si Ge semiconductor on the n-type collector layer 2 4
  • an n-type emitter layer 5a made of a Si Ge semiconductor, an n-type emitter layer 6a made of a Si semiconductor, and an n-type emitter layer 7 made of polycrystalline silicon are sequentially formed.
  • a p-type outer base layer 12 made of polycrystalline silicon is formed adjacent to the non-doped bus spacer layer 3, the p-type base layer 4 and the n-type emitter layer 6a.
  • a base electrode 9 is formed on the p-type outer base layer 12, and an emitter electrode 10 is formed on the n-type emitter layer 7. Furthermore, in the region R b on the S ⁇ semiconductor substrate 1, the n-type co A collector electrode 8 is formed on the reflector layer 2.
  • a semiconductor layer consisting of Si Ge that constitutes the non-first bus spacer layer 3, the p-type base layer 4 and the n-type emitter layer 5 a is formed by epitaxial growth on the n-type collector layer 2, An n-type emitter layer 7 made of polycrystalline silicon doped with an n-type dopant is formed thereon, and the n-type dopant in the n-type emitter layer 7 is diffused into the semiconductor layer made of Si G ⁇ by thermal diffusion. To form a base-emitter junction.
  • the Si semiconductor layer that is, n-type emitter layer 6 a
  • the Si semiconductor layer is laminated to form Si Ge
  • the semiconductor layer is covered.
  • P phosphorus
  • B boron
  • S i G ⁇ ⁇ ⁇ ⁇ 1 0 0 of this embodiment has substantially the same cross-sectional structure as the conventional S i G ⁇ ⁇ H B T 1 0 0 0.
  • the n-type emitter layer 5 a is different from the conventional S i G ⁇ H B T 1 00. This is explained below.
  • FIG. 2 is a view showing a G-port file and an impurity profile of S i G-HBT 100 in the direction along the I ridge line shown in FIG.
  • the horizontal axis represents the depth from the upper surface of the ⁇ -type emitter layer 7, and the vertical axis represents the Ge composition ratio (%) and the impurity concentration (atoms-cm " 3 ).
  • the emitter-side end A and the base-side end B of the depletion layer to be formed are shown.
  • Ge is a collector side from the emitter side. It is an inclined profile that gradually increases towards the side. Specifically, the Ge composition ratio increases from 15% to 27% in the p-type base layer 4 and is constant at 15% near the base-emitter junction. Comparing FIG. 2 with FIG. 10, it can be seen that in the case of S e G e ⁇ H B T 10 0 of this embodiment, G ⁇ is deeply distributed on the emitter side.
  • Both of the end portions A and B of the depletion layer formed near the base-emitter junction are distributed in a region where the Ge composition ratio is constant (15%). That is, the depletion layer formed near the beam emitter junction is formed only inside the n-type emitter layer 5 a.
  • the neutral region N formed on the emitter side by the base emitter junction also has a constant Ge composition ratio (15% It is distributed in the region of (ie, n-type emitter layer 5 a) This will be explained with reference to FIG.
  • Fig. 3 shows the band profile and carrier concentration profile of Si G e-HBT with a portion consisting of Si G e semiconductor with a Ge composition ratio of 15% in the emitter layer near the junction with the base layer.
  • E c is the lower end of the conductor and E V is the upper end of the valence band.
  • the S ⁇ G e semiconductor has a narrower band gap, and the difference in band gap between the S i G ⁇ semiconductor and the S i semiconductor is the circle in FIG. It appears in the valence band as shown in C 1. Therefore, as shown by the circle G 2 in FIG. 3, the density of holes in the portion composed of the Si G ⁇ semiconductor of the emitter layer is high. That is, holes are likely to be accumulated in the portion of the emitter layer made of Si G S semiconductor.
  • S i G ⁇ -HBT 100 of this embodiment contains 15% of Ge, it is compared with the n-type emitter layer 6a of Si semiconductor.
  • the valence band of the n-type emitter layer 5 a is raised. Therefore, in the n-type emitter layer 5a, a neutral region (region N in FIG. 2) in which holes are easily accumulated is formed.
  • the neutral region N has a narrow band gap and a hole having a small number of carriers. Because of the high density of carriers, the probability of carrier recombination increases. Therefore, in the S i G ⁇ -HBT 100 of the present embodiment, the conventional S i G ⁇ -H Under the same operating conditions as BT 1000, the base current increases.
  • FIG. 4 is a diagram showing the relationship between the base current and the thickness of the n-type emitter layer 5 a in S i G ⁇ H B T 100 according to the present embodiment.
  • the horizontal axis represents the depth at S i G e -H B T 100 in the direction along the I-I line shown in FIG. 1, with the base-emitter junction as the origin.
  • the vertical axis represents the base current and the Ge composition ratio.
  • a schematic drawing of the impurity profiles of boron (B) and phosphorus (P) is also shown.
  • Fig. 4 shows that the Ge composition of the semiconductor layer consisting of Si g ⁇ ⁇ constituting the NOD spacer 3 layer, the p-type base layer 4 and the n-type emitter layer 5 a is from the base-emitter junction to the base side.
  • the thickness of the constant region is 10 r> m, and the thickness from the base emitter junction surface to the lower surface of the n emitter emitter layer 7 is fixed at 20 nm, and the n emitter emitter layer 5 a and The film thickness with the n-type emitter layer 6 a is 0 nmz 2 0 nm (a in the figure), 5 nmz 15 nm (b in the figure), 1 0 nmz 10 nm (c in the figure) It is the result of comparing the base current by changing it to 15 nm / 5 nm (d in the figure).
  • the thickness of the portion where the Ge composition of the semiconductor layer made of Si G is constant is 5 nm
  • the film thickness of the semiconductor layer made of Si constituting the n-type emitter layer 6 a is 25 nm.
  • Poron (B) is are about 3 X 1 0 1 9 atoms ⁇ c m_ 3 was de one-flop during the growth of the semiconductor layer made of S i G e.
  • the base current increases as the thickness of the n-type emitter layer 5a increases, as compared to the case where the n-type emitter layer 5a is not formed.
  • the increase rate becomes large. This is due to the increased recombination current due to the inclusion of the neutral region in the n-type emitter layer 5 a at the above thickness.
  • the base voltage is 0.7 V and the collector voltage is 1.5 V, the effect is obtained when the base current per 1 m 2 of the emitter area is 0 ⁇ 3 ⁇ 10 ⁇ 6 A or more. appear.
  • base current and current gain (hf ⁇ ) of a bipolar transistor using polycrystalline silicon as an emitter may be improved by surface treatment prior to polycrystalline silicon formation. Therefore, the field of polycrystalline silicon of the emitter The cause is believed to be due to the presence of oxides and other impurities formed on the surface, but the cause is not completely clear. Therefore, it is considered difficult to control the base current and current gain (hfe) with higher accuracy than before.
  • the value of the variation of the base current due to the current manufacturing process of the transistor to be manufactured is relatively close to the value of the base current itself flowing by the intrinsic semiconductor portion. For this reason, according to the present embodiment, if the base current is increased, the variation with respect to the value of the base current itself becomes inconspicuous. That is, variations in base current can be reduced. Of course, the variation in current gain (h f e) can also be reduced.
  • the variation of the collector current is also small in S i G ⁇ ⁇ H B T 100 of the present embodiment, so the variation of the current gain (h f ⁇ ) can be further reduced.
  • S i G ⁇ ⁇ H B T 100 of this embodiment since the base-emitter junction is formed in the Si G ⁇ ⁇ ⁇ semiconductor with a small band gap, a low base voltage can be used as the on voltage. Therefore, S i G ⁇ ⁇ H B T 1 0 0 of this embodiment can operate at low voltage and is also suitable for a low power consumption circuit.
  • the HBTs of the Si semiconductor and the Si G semiconductor are described as an example, but other semiconductor materials such as Si G semiconductor and Si semiconductor may be combined to obtain similar energy. Similar effects can be obtained even if the band structure is formed.
  • the S i G ⁇ C layer is formed by crystal growth under an ultra-high vacuum back pressure of not more than 10 ' 8 Torr using an ultra-high vacuum chemical vapor deposition apparatus (UHV-CVD apparatus).
  • UHV-CVD apparatus ultra-high vacuum chemical vapor deposition apparatus
  • the gas for example, 3 1 2! "1 6 gas, raw material to G eh gas G e, using the S i H 3 CH 3 gas as C ingredients as 5! ingredients.
  • n-type emitter layer 5 a is preferably 5%, for example, but the composition ratio as high as 15% shown in this embodiment is preferable because the accumulation of holes is larger. I'm sorry. In particular, if the Ge composition ratio of the n-type emitter layer 5 a is 7% or more, the recombination current is significantly increased.
  • FIG. 5 is a view showing the oxygen content concentration dependency of the carrier lifetime in the Si G semiconductor when the Ge composition ratio is 15% to 30%. Containing oxygen shortens the lifetime of the carrier.
  • the method of adding oxygen to the ⁇ -type emitter layer 5a is a semiconductor layer consisting of Si G i which forms the non-doped bussing layer 3, the p-type base layer 4 and the n-type emitter layer 5a. And then inject oxygen. Further, O 2 gas may be added at the time of crystal growth of the semiconductor layer made of Si G e.
  • the semiconductor layer consisting of Si G ⁇ ⁇ forming the non-doped spacer layer 3, the p-type base layer 4 and the n-type emitter layer 5 a is made of a Si G ⁇ C semiconductor instead of Si G ⁇ . Even if it is formed, the recombination center due to the interstitial force is formed in the n-type emitter layer 5a, and the carrier lifetime can be shortened. Therefore, the recombination current can be promoted to further reduce the variation of the base current and the current gain (hf ⁇ ).
  • FIG. 6 shows that in the Si G e-HBT 100 of the present embodiment, the non-first spacer layer 3 and the p-type base layer 4 are formed in the semiconductor layer made of Si G e C.
  • FIG. 16 is a graph showing the carbon composition dependency of the base current when Si G e C—HBT is used.
  • the force-to-bond composition is increased in the range of 0.2 ⁇ 1 ⁇ 2 to 0.8%, the base current due to the recombination current is increased.
  • a semiconductor layer consisting of S i G ⁇ ⁇ constituting non-doped spacer layer 3, p-type base layer 4 and n-type emitter layer 5 a is formed using S i C semiconductor instead of S i G ⁇ Even in this case, recombination centers due to interstitial carbon are formed in the n-type emitter layer 5a, and the carrier lifetime can be shortened. Therefore, more reduce the variation in the base current and the current gain (hf e) to encourage re-joins current Can be
  • FIG. 7 and FIG. 8 are diagrams showing a circuit using S i G ⁇ ⁇ H B T 100 according to this embodiment. These circuits are, for example, amplification circuits used in mobile communication systems and optical communication systems.
  • each of the transistors 101 to 106 has the same structure as that of S i G ⁇ -H B T 100 in this embodiment.
  • each of the transistors 201 and 202 has the same structure as that of S i G e ⁇ H B T 1 0 0 in this embodiment.
  • each S i G ⁇ ⁇ HBT is substantially uniform by fabricating an integrated circuit device using S i G ⁇ ⁇ HBT 100 having a small variation in current gain according to the present embodiment. An integrated circuit device with high yield can be obtained.
  • the oscillator circuit, synthesizer, PLL (phas ⁇ L ocked L oop ⁇ , 2 ⁇ 4 ⁇ 1, 1 ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ J J ⁇ J ⁇ J J J J) Even when applied to integrated circuit devices, it is possible to obtain integrated circuit devices with high yield, with substantially uniform characteristics of each Si G e-HBT.
  • the bipolar transistor of the present invention is used in mobile communication devices, wireless LANs and the like, integrated circuit devices constituting an amplifier circuit required to obtain high frequency characteristics, a mixer, and the like.

Abstract

　ＳｉＧｅ−ＨＢＴ１００では、Ｇｅの組成比が一定（１５％）に分布しているところにベース−エミッタ接合があり、ベース−エミッタ接合付近に形成される空乏層の端部ＡおよびＢは共に、Ｇｅ組成比が一定（１５％）の領域に分布している。つまり、ベース−エミッタ接合付近に形成される空乏層は、ｎ型エミッタ層５ａの内部にのみ形成される。

Description

バイポーラ トランジスタおよび集積回路装置 技術分野
本発明は、 電流利得のばらつきが小さいバイポーラ トランジスタに関する。 背景技術
近年、 ベース層にシリコンゲルマニウム （以下、 S i G eと称する） 半導体を 用いたヘテロ接合型バイポーラ トランジスタ (以下、 H B Tと称する） が実現さ れるようになリ、 移動体通信機器などのアナログ高周波回路においてもシリコン 基板を用いた半導体デバイスが利用されてきている。 それに伴い、 バイポーラ ト ランジスタに対して更なる高周波特性向上が求められるようになリ、 ベース層の 薄層化およびドーパン卜の高濃度化などの工夫がなされている。
ベース層を薄層化する際に起こり得る不具合の 1 つに、 トランジスタ特性のば らつきの発生がある。 この不具合を解決し、 均一な特性のトランジスタを得るた めに、 特開 2 0 0 1 — 6 8 4 8 0号公報おょぴ特開平 1 — 2 9 6 6 6 4号公報な どに開示されているように、 ベース層の G Θプロファイルおよび不純物のド一ピ ングプロファイルの最適化が行なわれている。
図 9は、 高速かつ高精度な特性を得られるように提案された、 代表的な傾斜型 の G eプロファイルを有する S i G eを用いた H B T (本明細書中では、 S i G e — H B Tと略す） の構造を表す断面図である （特開 2 0 0 1 — 6 8 4 8 0号公 報を参照）。
図 9に示すように、 従来の S i G Θ - H B T 1 0 0 0は、 S i 半導体基板 1上 に形成されている。 S i 半導体基板 1 の上部には、 S ί 半導体からなる n型コレ クタ層 2と、 トレンチ分離領域 1 1 aおよび 1 1 bが形成されている。 また、 S i 半導体基板 1上の領域 R aでは、 n型コレクタ層 2の上に S i G Θ半導体から なるノンドーブスぺーサ層 3と、 S i G e半導体からなる ρ型ベース層 4と、 S i G e半導体からなる n型ェミッタ層 5と、 S i半導体からなる n型ェミッタ層 6と、 多結晶シリコンからなる n型ェミッタ層 7とが順に形成されており、 ノ ン ドーブスぺーサ層 3、 p型ベース層 4および n型ェミッタ層 6に隣接して多結晶 シリコンからなる p型外部ベース層 1 2が形成されている。 p型外部べ一ス層 1 2の上にはべ一ス電極 9、 n型ェミッタ層 7の上にはェミッタ電極 1 0がそれぞ れ形成されている。 さらに、 S i 半導体基板 1上の領域 R bでは、 n型コレクタ 層 2の上にはコレクタ電極 8が形成されている。
通常、 ノ ンドーブスぺーサ層 3、 p型べ一ス層 4および n型ェミッタ層 5を構 成する S i G Θからなる半導体層は、 n型コレクタ層 2上にェピタキシャル成長 で形成され、 その上方に、 n型ド一パン卜がド一プされた多結晶シリコンからな る n型エミッタ層フが形成され、 熱拡散で n型エミッタ層 7中の n型ドーパント を S ί G eからなる半導体層に拡散させて、 ベース一エミッタ接合を形成する。 熱拡散でベース一エミッタ間の p n接合を形成するのは、 同時に n型と p型をェ ピタキシャル成長できないからであり、 n型ェミッタ層 7に多結晶シリコンを用 いているのは、 多結晶シリコンの方が成長速度が速いからである。 装置の G s汚 染を避けたい場合には、 本従来例のように、 S i G Θからなる半導体層を結晶成 長した後、 S i 半導体層 （すなわち n型ェミッタ層 6 ) を積層して、 S i' G eか らなる半導体層を覆う構造とする。
S i G Θからなる半導体層の G Θ組成は、 ェミッタ側からコレクタ側に向かう に伴って増大するように構成されている。 このように G e組成を増やすことによ つて、 S i G eからなる半導体層内ではバンドギャップが徐々に縮小し、 コンダ クシヨンバンドが傾斜する。 この傾斜により、 p型ベース層 4を走行する電子が ドリフ ト電界で加速され、 高速に p型べ一ス層 4を n型ェミッタ層 5から n型コ レクタ層 2へと通り抜けられるようになリ、 S i G e— H B T 1 0 0 0が高速で 動作可能となる。
図 1 0は、 図 9に示す X— X線に沿った方向の S i G Θ - H B T 1 0 0 0の G eプロファイルを示した図である。 横軸は n型エミッタ層 7の上面からの結晶体 中の深さ、 縦軸は G e組成比 （％) を示す。 また図 1 0中には、 ェミッタ、 ベー スおよびコレクタの各接合付近に形成される空乏層を表示している。 上記従来の S i G Θ - H B T 1 O O Oは、 p型べ一ス層 4のバンドギヤップが、 ェミッタ、 コ レクタのバンドギヤップょリ小さく、 且つエミッタとの接合付近で 一定で、 コレクタとの接合部に向かって減少する分布を有することを特徴として いる。 特に、 図 1 0に示すように、 ベース一ェミッタ接合付近に形成される空乏 層のベース側の端部 Bが、 バンドギャップが一定の領域に位置するように構成さ れている。
上記従来の S i G Θ - H B T 1 0 00は、 n型ェミッタ層 5の深さがプロセス のばらつきによって変化して、 空乏層のベース側の端部位置 Bが変化した場合で も、 端部位置 Bにおける G Θの組成が一定であるため、 コレクタ電流がばらつき にくいという利点がある。 解決課題
上記従来の S i G e— H B T 1 0 0 0では、 先に説明したように、 ノンド一プ スぺーサ層 3、 p型ベース層 4および n型ェミッタ層 5を構成する S i G Θから なる半導体層は、 n型コレクタ層 2上にェピタキシャル成長で形成され、 その上 方に、 n型ド一パン卜がドープされた多結晶シリコンからなる n型ェミッタ層 7 が形成され、 熱拡散で n型エミッタ層 7中の n型ドーパン卜を S i G Θからなる 半導体層に拡散させて、 ペース一エミッタ接合が形成される。
しかしながら、 上述のようにして作製した S i G e— Η Β Τ 1 0 00では、 例 えば、 n型エミッタ層 7と n型エミッタ層 6との界面に酸化物などの不純物が付 着したり、 n型ェミッタ層 7と n型エミッタ層 6との界面の平坦性が失われたリ するなどして、 ベース電流がばらつく。 このため、 上記の S i G Θ - H B T 1 0 0 0は、 コレクタ電流のばらつきを抑えることができるものの、 ベース電流のば らっきを抑えることできない。 従って、 ベース電流とコレクタ電流との比である 電流利得 （ h f θ ) のばらつきを抑制する効果も小さい。
ところが、 例えば、 同一基板上に作製される複数の S i G Θ— H B T間の電流 利得 （h f e ) のばらつきは、 製品の歩留まりに直接影響する。 特に、 差動回路 によって構成される集積回路装置では、 隣接する 2つの S i G Θ— H B Tの特性 がほぼ均一であることが望まれる。 従って、 コレクタ電流だけでなく、 同時にべ ース電流のばらつきを低減し、 電流利得 （ h f Θ ) のばらつきを抑制することが 重要である。
本発明は、 上記事情を鑑みてなされたものであり、 電流利得 （h f e ) のばら つきの小さいバイポーラ トランジスタを提供することを目的とする。 発明の開示
本発明のバイポーラ トランジスタは、 コレクタ層と、 上記コレクタ層に隣接し て形成されたベース層と、 上記べ一ス層に隣接して形成されたェミッタ層とを備 え、 上記ェミッタ層は、 上記ベース層に隣接する第 1ェミッタ領域と、 上記第 1 ェミッタ領域に隣接し、 上記第 1ェミッタ領域よリもバンドギヤップが大きい第 2エミッタ領域とを有し、 上記ベース層との接合により上記エミッタ層内に形成 される空乏層は、 上記第 1ェミッタ領域内にのみ位置する。
この構成によリ、 第 1 エミッタ領域内にキヤリアの再結合の確率が上昇する中 性領域が存在するようになる。 第 1 ェミッタ領域内に中性領域が形成されると、 ベース電流が増大するため、 ベース電流自体の値に対してベース電流のばらつき が十分小さくなる。 従って、 ベース電流のばらつきが抑制され、 ベース電流とコ レクタ電流との比である電流利得 （ h f Θ ) のばらつきが抑制される。 従って、 本発明のバイポーラ トランジスタを複数のウェハ上に作製しても、 各ウェハ間で のベース電流および電流利得 （ h f s ) のばらつきが小さいため、 製造歩留まり が向上する。
上記第 1 エミッタ領域の最大厚さが 1 0 n m以上であることが好ましい。 上記第 1 ェミッタ領域は、 S i G eまたは S i G e Cからなる構成としてもよ い。
上記第 1 ェミッタ領域は、 上記ベース層よりも酸素を多く含有することが好ま しい。
このことによって、 第 1 エミッタ領域内に再結合中心が形成されてキヤリアの ライフタイムが短縮される。 このため、 再結合電流が増大し、 ベース電流が増大 する。 従って、 ベース電流および電流利得 （ h f e ) のばらつきをより低減させ ることができる。 上記第 2ェミッタ領域に隣接するように設けられ、 多結晶 S i からなる第 3ェ ミッタ領域をさらに備える構成としてもよい。
本発明のバイポーラ トランジスタは、 ベース一ェミッタ間の印加電圧が 0 . 7 Vのとき、 ェミッタ面積 1平方マイクロメ一トルあたり 0 . 3 X 1 0 - 6アンペア 以上のベース電流が流れる構成である。
本発明の集積回路装置は、 基板と、 上記基板上に形成された複数のバイポーラ トランジスタとを備える集積回路装置であって、 上記複数のバイポーラ トランジ スタのそれぞれは、 上記基板上に形成されたコレクタ層と、 上記コレクタ層に瞵 接して形成されたベース層と、 上記ベース層に隣接して形成されたエミッタ層と を備え、 上記エミッタ層は、 上記べ一ス層に隣接する第 1 エミッタ領域と、 上記 第 1 エミッタ領域に隣接し、 上記第 1 エミッタ領域よリもバンドギヤップが大き い第 2ェミッタ領域とを有し、 上記べ一ス層との接合によリ上記エミッタ層内に 形成される空乏層は、 上記第 1ェミッタ領域内にのみ位置する。
上記複数のバイポーラ トランジスタのそれぞれでは、 ベース電流のばらつきが 抑制され、 ベース電流とコレクタ電流との比である電流利得 （ h f Θ ) のばらつ きを抑制される。 従って、 1 つの基板上に設けられた複数のバイポーラ トランジ スタの間でのベース電流および電流利得 （ h f e ) のばらつきが小さいため、 1 つの基板上に設けられた各バイポーラ トランジスタにほぼ均一な特性が求められ る場合に、 歩留まりの高い集積回路装置を得ることができる。 図面の簡単な説明
図 1 は、本発明の実施形態に係る S i G θ - H B Τの構造を表す断面図である。 図 2は、 図 1に示す I - I線に沿った方向の S i G Θ - H B T 1 0 0の G Θプ 口ファイルおよび不純物プロファイルを示した図である。
図 3は、 ベース層との接合付近のェミッタ層に G Θ組成比 1 5 %の S i G Θ半 導体からなる部分を備える S i G e — H B Tのバン ドプロファイルおよびキヤリ ァ濃度のプロファイルを示す図である。
図 4は、 本発明の実施形態に係る S i G e — H B T 1 0 0におけるベース電流 と n型ェミッタ層 5 aの最大厚さとの関係を示した図である。 図 5は、 G e組成比が 1 5 %から 3 0 %のときの、 S i G e半導体におけるキ ャリアライフタイムの酸素含有濃度依存性を示した図である。
図 6は、 本発明の実施形態に係る S i G Θ C - H B Tにおけるベース電流の力 —ボン組成依存性を示した図である。
図 Ίは、 本発明の実施形態に係る S i G e— H B Tを用いた回路を示す図であ る。
図 8は、 本発明の実施形態に係る S i G e— H B Tを用いた回路を示す図であ る。
図 9は、 従来の S i G Θ— H B Tの構造を表す断面図である
図 1 0は、 図 9に示す X— X線に沿った方向の S i G e— H B Tの G eプロフ アイルを示した図である。 発明を実施するための最良の形態
以下、 本発明の実施形態について、 図面を参照しながら説明する。 なお、 本明 細書中では、 煩雑な記載を避け、 本発明の理解を容易にするために、 従来の S i G Θ - H B T 1 0 0 0と共通する構成要素には共通の参照符号を用いるものとす る
図 1 は、 本実施形態の S i G e - H B Tの構造を表す断面図である。
図 1に示すように、 本実施形態の S i G e— H B T 1 0 0は、 S i 半導体基板 1上に形成されている。 S i 半導体基板 1の上部には、 S i半導体からなる n型 コレクタ層 2と、 トレンチ分離領域 1 1 aおよび 1 1 bが形成されている。また、 S i 半導体基板 1上の領域 R aでは、 n型コレクタ層 2の上に S i G Θ半導体か らなるノ ンドープスぺ一サ層 3と、 S i G e半導体からなる p型ベース層 4と、 S i G e半導体からなる n型ェミッタ層 5 aと、 S i 半導体からなる n型エミッ タ層 6 aと、多結晶シリコンからなる n型ェミッタ層 7とが順に形成されておリ、 ノンド一ブスぺーサ層 3、 p型ベース層 4および n型ェミッタ層 6 aに隣接して 多結晶シリコンからなる p型外部ベース層 1 2が形成されている。 p型外部べ一 ス層 1 2の上にはべ一ス電極 9、 n型ェミ ッタ層 7の上にはェミッタ電極 1 0が それぞれ形成されている。 さらに、 S ί半導体基板 1上の領域 R bでは、 n型コ レクタ層 2の上にはコレクタ電極 8が形成されている。
ノ ンド一ブスぺーサ層 3、 p型ベース層 4および n型ェミッタ層 5 aを構成す る S i G eからなる半導体層は、 n型コレクタ層 2上にェピタキシャル成長で形 成され、 その上方に、 n型ドーパントがドープされた多結晶シリコンからなる n 型ェミッタ層 7が形成され、 熱拡散で n型ェミッタ層 7中の n型ドーパントを S i G Θからなる半導体層に拡散させて、ベース一エミッタ接合を形成する。また、 本実施形態でも従来と同様に、 S i G eからなる半導体層を結晶成長させた後、 S i 半導体層 （すなわち n型ェミッタ層 6 a ) を積層して、 S i G eからなる半 導体層を覆う構造としている。 なお、 本実施形態では、 n型ド一パントとして P (リン) を、 p型ド一パントとして B (ホウ素) を用いている。
つまり、 本実施形態の S i G Θ - Η Β Τ 1 0 0は、 従来の S i G Θ - H B T 1 0 0 0とほぼ同じ断面構造を有する。 但し、 n型ェミッタ層 5 aが従来の S i G Θ— H B T 1 0 00と異なる。 このことを以下に説明する。
図 2は、 図 1に示す I一〖線に沿った方向の S i G Θ - H B T 1 0 0の G Θプ 口ファイルおよび不純物プロファイルを示した図である。 横軸は η型エミッタ層 7の上面からの深さ、 縦軸は G e組成比 （％) および不純物濃度 （ a t o m s - c m"3) を示す。 また、 図 2中には、 ベースーェミッタ接合付近に形成される空 乏層のェミッタ側の端部 Aとベース側の端部 Bとが示されている。
図 2に示すように、 ノ ンドープスぺ一サ層 3、 p型ベース層 4および n型エミ ッタ層 5 aを構成する S i G Θからなる半導体層では、 G eがェミッタ側からコ レクタ側にむけて徐々に増加する傾斜型プロファイルである。 具体的には、 G e 組成比が、 p型ベース層 4内で 1 5 %から 2 7 %まで増加しており、 ベース一ェ ミッタ接合付近で 1 5 %で一定となっている。 図 2と図 1 0とを比較すると、 本 実施形態の S ί G e— H B T 1 0 0では、 ェミッタ側に深く G Θが分布している ことがわかる。
従来の S i G e— H B T 1 0 0 0では、 図 1 0に示すように、 G eの組成比が 一定 （ 1 5 %) に分布しているところにベース一ェミッタ接合があるが、 ベース 一エミッタ接合付近に形成される空乏層の端部 Aが、 G Θ組成比が一定（ 1 5 %) の領域に分布していない。 つまり、 ベースーェミッタ接合付近に形成される空乏 層は、 n型ェミッタ層 5を越えて n型ェミッタ層 6 aの内部にまで形成される。 一方、 本実施形態の S i G Θ - H B T 1 0 0では、 図 2に示すように、 G eの 組成比が一定 （ 1 5 0/0 ) に分布しているところにベース一ェミッタ接合があり、 ベース一エミッタ接合付近に形成される空乏層の端部 Aおよび Bは共に、 G e組 成比が一定 （ 1 5 % ) の領域に分布している。 つまり、 ベ一スーェミッタ接合付 近に形成される空乏層は、 n型ェミッタ層 5 aの内部にのみ形成される。
さらに、 本実施形態の S i G Θ - H B T 1 0 0では、 図 2に示すように、 ベー スーェミッタ接合によってェミッタ側に形成される中性領域 Nも、 G e組成比が 一定 （ 1 5 % ) の領域 （すなわち、 n型ェミッタ層 5 a ) に分布している。 この ことを図 3を参照しながら説明する。
図 3は、 ベース層との接合付近のェミッタ層に G e組成比 1 5 %の S i G e半 導体からなる部分を備える S i G e— H B Tのバンドプロファイルおよびキヤリ ァ濃度のプロファイルを示す図である。 ここで、 E cは伝導体の下端、 E Vは価 電子帯の上端である。
S i G Θ半導体と S i 半導体とのヘテロ接合では、 S ί G e半導体の方がバン ドギャップが狭く、 S i G Θ半導体と S i 半導体とのバンドギャップの差が、 図 3中の円 C 1 に示すように、 バレンスバンドに現れる。 このため、 図 3中の円 G 2に示すように、 ェミッタ層の S i G Θ半導体からなる部分のホールの密度が高 くなつている。 つまり、 ェミッタ層の S i G Θ半導体からなる部分にはホールが 蓄積しやすい。
このことは、 本実施形態の S i G Θ - H B T 1 0 0においても同じことが言え る。 すなわち、 本実施形態の S i G Θ - H B T 1 0 0の n型ェミッタ層 5 aには G eが 1 5 %含まれているので、 S i 半導体からなる n型ェミッタ層 6 aと比べ て n型ェミッタ層 5 aのバレンスバンドが上がる。 このため、 n型ェミッタ層 5 aには、 ホールが蓄積しやすい中性領域 （図 2中の領域 N ) が形成される。 このように、 ベース一エミッタ接合のェミッタ側に中性領域 Nが形成される本 実施形態の S i G Θ— H B T 1 0 0では、 中性領域 Nのバンドギヤップが狭く、 少数キヤリァであるホールの密度が高いため、 キヤリアの再結合の確率が上昇す る。 このため、 本実施形態の S i G Θ - H B T 1 0 0では、 従来の S i G Θ - H B T 1 00 0と全く同じ動作条件下において、 ベース電流が増大する。
図 4は、 本実施形態の S i G Θ - H B T 1 0 0におけるべ一ス電流と n型エミ ッタ層 5 aの厚さとの関係を示した図である。 ここで、 横軸は、 図 1 に示す I一 I線に沿った方向の S i G e— H B T 1 0 0における深さを、 ベース一ェミッタ 接合を原点として表している。縦軸は、ベース電流と G e組成比とを表している。 また、 ボロン （B) とリン （P ) の不純物プロファイルの模式図も併せて記載し ている。
図 4は、 ノ ンドーブスぺーサ層 3、 p型ベース層 4および n型ェミッタ層 5 a を構成する S i G Θからなる半導体層の G e組成がベース一エミッタ接合面から ベース側に向かって一定な領域の厚さは 1 0 r> mとなっており、 ベースーェミッ タ接合面から n型ェミッタ層 7の下面までの厚さを 2 0 n mに固定して、 n型ェ ミッタ層 5 a と n型ェミッタ層 6 aとの膜厚を 0 n mZ 2 0 n m (図中の a )、 5 n mZ 1 5 n m (図中の b )、 1 0 n mZ 1 0 n m (図中の c )、 1 5 n m/ 5 n m (図中の d ) となるように変化させてベース電流を比較した結果である。 また、 上記 S i G Θからなる半導体層の G e組成が一定の部分の厚さを 5 n mと し、 n型ェミッタ層 6 aを構成する S i からなる半導体層の膜厚を 2 5 n mとし て上記 S i G eからなる半導体層の上に形成し、 n型ェミッタ層 5 aを形成しな かった場合 （図中の Θ ) も示している。 なお、 ポロン （ B ) は、 約 3 X 1 01 9 a t o m s ■ c m_3を S i G eからなる半導体層の成長時にド一プしてある。
図 4によれば、 n型ェミッタ層 5 aを形成しなかった場合に比べて、 n型エミ ッタ層 5 aの厚さが厚くなるに従ってベース電流が増大している。 特に、 n型ェ ミッタ層 5 aの厚さが 1 0 n m以上になると増加率が大きくなる。 これは、 上記 厚さになると、 n型ェミッタ層 5 aに中性領域が含まれるようになるために増加 した再結合電流によるものである。 定量的には、 ベース電圧が 0. 7 V、 コレク タ電圧が 1 . 5 Vのときの、 ェミッタ面積 1 m2あたりのベース電流が 0 · 3 X 1 0— 6 A以上のときに効果が現れる。
一般に、 多結晶シリコンをェミッタに用いたバイポーラ トランジスタのべ一ス 電流および電流利得 （ h f θ) のばらつきは、 多結晶シリコン形成前の表面処理 などによって改善されることもある。 このため、 ェミッタの多結晶シリコンの界 面に形成される酸化物や他の不純物の存在などが原因であると考えられている が、 原因が完全にはっきり していない。 従って、 今以上高精度にベース電流およ び電流利得 （h f e ) を制御することは困難であると考えられている。
しかしながら、 作製される トランジスタの現状の製造プロセスによるベース電 流のばらつきの値と、 真性半導体部分によって流れるベース電流自体の値とが比 較的近い。 このため、 本実施形態によって、 ベース電流を増大させれば、 ベース 電流自体の値に対してばらつきが目立たなくなる。 つまり、 ベース電流のばらつ きを低減させることができる。 勿論、 電流利得 （ h f e ) のばらつきも低減させ ることができる。
また、 本実施形態の S i G Θ - H B T 1 0 0は、 従来例と同様に、 コレクタ電 流のばらつきも小さいので、 電流利得 ( h f Θ ) のばらつきをより低減させるこ とができる。
さらに、 本実施形態の S i G Θ — H B T 1 0 0では、 ベース一ェミッタ接合が バンドギャップの小さい S i G Θ半導体中に形成されるので、 低いベース電圧を オン電圧とすることができる。 このため、 本実施形態の S i G Θ - H B T 1 0 0 は低電圧動作が可能であり、 低消費電力回路にも適している。
なお、 本実施形態においては、 S i 半導体と S i G Θ半導体との H B Tを例に 説明したが、 S i G e C半導体、 S i C半導体など他の半導体材料を組み合わせ て、 同様のエネルギーバンド構造ができるように形成されたものでも、 同様の効 果が得られる。
以下に、 S i G Θ Cからなる半導体層を結晶成長させる方法を説明する。
S i G Θ C層は、超高真空化学気相成長装置（U H V— C V D装置） を用いて、 1 0"8T o r r以下の超高真空背圧下で結晶成長を行って形成される。 原料ガス としては、 例えば、 5 ! の原料として3 1 2!"16ガス、 G eの原料と して G e h ガス、 Cの原料として S i H3C H 3ガスを用いる。 例えば、 4 9 OaCで S i 2Ηβ ガスをガス圧 7 x 1 0 - 5 T o r rで、 G e h ガスをガス圧 1 . 7 x 1 0 - 4 T o r rで、 S i H 3C H 3ガスをガス圧 5 x 1 0 ~6 T o r rで結晶成長を行なう と、 G e濃度が 2 2 %、 格子位置 C濃度が 0. 8 %である S ί G e C結晶が得ら れる。 n型ェミッタ層 5 aの G e組成比は、 例えば 5 %などの低い組成比よリも、 本 実施形態で示した 1 5 %などの高い組成比の方がホールの蓄積が多くなるので好 ましい。 特に、 n型エミッタ層 5 aの G e組成比を 7 %以上の組成比とすれば、 再結合電流が顕著に増大する。
また、 n型ェミッタ層 5 aに酸素を添加して、 p型べ一ス層 4よりも酸素の含 有量を多くすると、 再結合中心が形成されてキヤリアのライフタイムが短縮され る。 このため、 再結合電流が増大し、 ベース電流が増大する。 従って、 ベース電 流およぴ電流利得（ h f e ) のばらつきをより低減させることができる。図 5は、 G e組成比が 1 5 %から 3 0 %のときの、 S i G Θ半導体におけるキャリアライ フタイムの酸素含有濃度依存性を示した図である。 酸素を含有することで、 キヤ リアのライフタイムが短くなつている。 なお、 η型ェミッタ層 5 aに酸素を添加 する方法は、 ノンド一ブスぺーサ層 3、 p型べ一ス層 4および n型ェミッタ層 5 aを耩成する S i G Θからなる半導体層を形成し、この後酸素を注入する。また、 S i G eからなる半導体層の結晶成長時に、 O 2ガスを添加してもよい。
また、 ノ ンドープスぺ一サ層 3、 p型ベース層 4および n型ェミッタ層 5 aを 構成する S i G Θからなる半導体層を、 S i G Θの代わりに S i G Θ C半導体を 用いて形成しても、 n型ェミッタ層 5 aに格子間力一ボンに起因した再結合中心 が形成されて、 キャリアライフタイムを短縮させることができる。 このため、 再 結合電流を促してベース電流および電流利得 （ h f θ ) のばらつきをより低減さ せることができる。 図 6は、 本実施形態の S i G e - H B T 1 0 0において、 ノ ンド一プスぺ一サ層 3および p型べ一ス層 4を、 S i G e Cからなる半導体層に 形成し、 S i G e C— H B Tとしたときのベース電流のカーボン組成依存性を示 した図である。 図 6に示すように、 0 . 2 <½から 0 . 8 %の範囲内で力一ボン組 成を増大させるにしたがつて、再結合電流に起因するべ一ス電流が増大している。 同様に、 ノンドープスぺ一サ層 3、 p型ベース層 4および n型ェミッタ層 5 a を構成する S i G Θからなる半導体層を、 S i G θの代わりに S i C半導体を用 いて形成しても、 n型ェミッタ層 5 aに格子間カーボンに起因した再結合中心が 形成されて、 キャリアライフタイムを短縮させることができる。 このため、 再結 合電流を促してベース電流および電流利得 （ h f e ) のばらつきをより低減させ ることができる。
図 7および図 8は、 本実施形態の S i G Θ - H B T 1 0 0を用いた回路を示す 図である。 これらの回路は、 例えば、 移動体通信システムおよび光通信システム において用いられる増幅回路である。
図 7に示す回路では、 トランジスタ 1 0 1 〜 1 0 6のそれぞれが、 本実施形態 の S i G Θ - H B T 1 00と全く同じ構造である。 図 8に示す回路では、 トラン ジスタ 2 0 1 および 2 0 2のそれぞれが、 本実施形態の S i G e— H B T 1 0 0 と全く同じ構造である。
いずれの場合も、 本実施形態の電流利得のばらつきの小さい S i G Θ - H B T 1 0 0を用いて集積回路装置を作製することで、 各 S i G θ— H B Tの特性がほ ぼ均一で、 歩留まりの高い集積回路装置を得ることができる。
また、 図示した増幅回路だけでなく、 発振回路、 シンセサイザ、 P L L ( p h a s Θ L o c k e d L o o pノ、 ¾キサ一、 マリレナノレクサ、 丁マ Jレチ ノ 'レ クサなど、 通信システムを構成する他のプロックの集積回路装置に適応しても、 各 S i G e— H B Tの特性がほぼ均一で、 歩留まりの高い集積回路装置を得るこ とができる。 産業上の利用の可能性
本発明のバイポーラ トランジスタは、 移動体通信機器、 無線 L A N等をはじめ とする、 高周波特性を求められる増幅回路およびミキサーなどを構成する集積回 路装置など用いられる。

Claims

言青求の範囲
1 . コレクタ層と、
上記コレクタ層に隣接して形成されたベース層と、
上記ベース層に隣接して形成されたエミッタ層とを備え、
上記ェミッタ層は、 上記べ一ス層に隣接する第 1 ェミッタ領域と、 上記第 1ェ ミッタ領域に隣接し、 上記第 1 エミッタ領域よリもバンドギヤップが大きい第 2 ェミッタ領域とを有し、
上記ベース層との接合によリ上記エミッタ層内に形成される空乏層は、 上記第 1エミッタ領域内にのみ位置する、 バイポーラ トランジスタ。
2 . 請求項 1に記載のバイポーラ トランジスタにおいて、
上記第 1 エミッタ領域の厚さが 1 0 n m以上である、バイポーラ トランジスタ。
3 . 請求項 1 に記載のバイポーラ トランジスタにおいて、
上記第 1エミッタ領域は、 S i G eまたは S i G Θ Cからなる、 バイポーラ ト ランンスタ。
4 . 請求項 3に記載のバイポーラ トランジスタにおいて、
上記第 1エミッタ領域は、 上記ベース層よリも酸素を多く含有する、 バイポー ラ 卜ランシスタ。
5 · 請求項 3に記載のバイポーラ トランジスタにおいて、
上記第 2エミッタ領域に隣接するように設けられ、 多結晶 S i からなる第 3ェ ミッタ領域をさらに備える、 バイポーラ トランジスタ。
6 . 請求項 1 ~ 5に記載のバイポーラ トランジスタにおいて、
ベースーェミッタ間の印加電圧が 0 . 7 Vのとき、 ェミッタ面積 1平方マイク ロメ一トルあたリ 0 . 3 X 1 0—6アンペア以上のベース電流が流れる、 バイポー ラ 卜ランジスタ。
7 . 基板と、 上記基板上に形成された複数のバイポーラ トランジスタとを備える 集積回路装置であって、
上記複数のバイポーラ トランジスタのそれぞれは、
上記基板上に形成されたコ レクタ層と、
上記コ レクタ層に隣接して形成されたベース層と、
上記ベース層に隣接して形成されたエミッタ層とを備え、
上記エミッタ層は、 上記ベース層に隣接する第 1 エミ ッタ領域と、 上記第 1 ェ ミッタ領域に隣接し、 上記第 1 ェミッタ領域よリもバン ドギヤップが大きい第 2 ェミッタ領域とを有し、
上記ベース層との接合によリ上記エミッタ層内に形成される空乏層は、 上記第
1 ェミッタ領域内にのみ位置する、 集積回路装置。
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