JPS62274660A - 半導体装置およびその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ３、発明の詳細な説明 〔発明の利用分野〕 本発明は、半導体装置およびその製造方法に係り、特に
ワイドギャップエミッタを有するペテロ接合バイポーラ
トランジスタに適用するのに好適なものに関する。本発
明は、前記バイポーラトランジスタを形成する半導体材
料の種類にかかわらず実施することができるが、特にＬ
ＳＩ構成デバイスとして広く用いられているシリコンバ
イポーラトランジスタに適用する場合に、その産業的意
義が大きい。

〔従来の技術〕

従来のシリコンバイポーラトランジスタでは、エミッタ
層とベース層ともにシリコン層を用いて形成されている
。バイポーラトランジスタの動作速度は、ベース層中の
少数キャリアの走行時間。

ベース層の抵抗等により制限される。動作速度を高める
ためには、ベース層の導電性不純物濃度を高く設定でき
ることが必要である。ベース層に不純物を高濃度に導入
できれば、第１にベース抵抗が低減され、第２にベース
抵抗増大やエミッタ・コレクタパンチスルーなどを生じ
させることなくベース層を薄くできるのでベース層中の
少数キャリア走行時間を短縮できる。

〔発明が解決しようとする問題点〕

しかしながら、ベース層の不純物濃度を高めると、ベー
スからエミッタへの少数キャリア注入が増大して電流増
幅率が低下するため、ベース層の不純物濃度を高めるに
は限界があった。この限界はシリコンにおいては、約１
０１＠／ｃＪである。

上記の電流増幅率の低下を招くことなく、ベース層の不
純物濃度を高める方法として、ベース層を形成している
シリコンよりも大きいバンドギャップを有するワイドバ
ンドギャップ半導体を用いてエミッタ層を形成し、ベー
スからエミッタへの少数キャリア注入を阻止するヘテロ
接合バイポーラトランジスタ（以下ｒＨＢＴＪと略記す
る。）が提案されている。しかし、従来形ＨＢＴ構造を
考える限り、以下に説明する理由により、シリコンのＨ
ＢＴを実現することは困難であった。

第２図は、従来構造のシリコンＨＢＴのバンド図である
。ベース層となるｐ形シリコン層に接して、ｎ形ワイド
バンドギャップ半導体からなるエミッタ層が形成されて
いる。本接合では、ｐ形ベースからｎ形エミッタに流れ
る正孔に対する電位障壁値φ。がｎ形エミッタからｐ形
ベースに流れる電子に対する電位障壁値φｈより大きい
ので。

ベースからエミッタへの正孔注入が阻止される。

ＨＢＴは、このような作用により、高不純物濃度ベース
においても高電流増幅率を確保しようとするものである
。しかし、実際には、シリコンと異種半導体との接合界
面には高密度の界面準位が形成される。これは、シリコ
ンに対し、格子定数、熱膨張係数が整合するようなワイ
ドバンドギャップ半導体材料が存在しないためである。

上記高密度の界面準位は、再結合中心として作用する。

一般に、バイポーラトランジスタのエミッタ接地電流増
幅率（ｈＦｇ）は、ベース接地電流増幅率（α）を用い
てｈＦＩ：＝α／（１−α）と表わされる。αは、エミ
ッターベース接合における注入効率（ＪＥ）と、ベース
層中での少数キャリア輸送効率（α丁）と、コレクタ空
間電荷層内での増倍係数（αＣ）の積で表わされる。す
なわち、α＝αＥ・αＴ・αＣである。αは１を越えな
い値をとり。

１に近づく程ｈＦＥは大きな値をとることができる。

二二で、αＴ・αＣの値は１に近い値であるが、本発明
と直接には関係しないので、以下の説明では、ＪＥの値
のみを問題とする。

エミッターベース接合に順方向電圧を印加したときに流
れる全電流（ＪＥ）は、電子電流（Ｊ　Ｅ−）と正孔電
流（Ｊｇｈ）の和（Ｊ　Ｉ：＝　Ｊ　Ｅｅ＋　Ｊむ）で
あり、ＪＥは、　ＪＥＴ／　（Ｊ！ａ＋ＪＦ：ｈ）で表
わされる。第２図に示すＨＢＴにおいては、ベース層か
らエミッタ中性領域へ注入される正孔はワイドギャップ
エミッタによって阻止されるため極めて小さいが、界面
準位が第２図に示すヘテロ接合界面に存在すると、界面
準位を介して電子と正孔が再結合することによって流れ
る正孔電流が存在する。

前述のように、シリコンに対して界面準位が無視できる
ようなヘテロ接合を形成することは極めて困獲である。

実用的なトランジスタにおけるｈＦＥは１００程度の値
を必要とするが、このためにはＪＥｈを少なくともＪＥ
ｃｌの１／１００以下に抑える必要がある。しかし、従
来構造をもってＨＢＴを製作すると、Ｊ）：ｈはＪＥｌ
、のｌ／１０以上となり、実用的なｈＦＥを得ることは
困難であった。

本発明の目的は、ＨＢＴにおいて、エミッターベース・
ヘテロ接合界面に存在する界面準位を介した正孔電流に
よるｈＦＥの低下を抑制することであり、それにより高
濃度に不純物添加を行なった薄いベース層を用いて、高
いｈＦＥをもつ高速度のバイポーラトランジスタを有す
る半導体装置を提供することにある。

本発明の他の目的は、前記の高いｈＦＥをもつ高速度ト
ランジスタを有する半導体装置を実現するための製造方
法を提供することにある。

〔問題点を解決するための手段および作用〕以下１本発
明をｎｐｎトランジスタを例にとり説明するが、ｐｎｐ
トランジスタに対しても同様の構成をとることができる
。本発明では、バイポーラトランジスタにおいて、ｐ形
ベース層に接して、ベース層と同じ半導体材料からなる
第１のｎ形半導体薄層を有し、該半導体薄層上に、ベー
ス層よりバンドギャップの大きい半導体材料からなる第
２のｎ形半導体薄層を有し、第１の半導体薄層と第２の
半導体薄層の両者により、エミッタが構成されているこ
とを特徴とする。すなわち、従来技術によれば、ベース
−エミッタ接合におけるｐｎ接合面が、異種半導体の接
するヘテロ界面と同じ位置にあるのに対し、本発明によ
れば、該ｐｎ接合面に対してヘテロ接合界面がエミッタ
層中に上記第１の半導体７Ｊｔ層の厚さだけずれて位置
している。さらに本発明の望ましい実施例において重要
なことは、この第１半専体薄層の厚さを所定の範囲内に
設定することである。すなわち、後で詳述するように、
ヘテロ界面における再結合電流を低減して高いｈＦＥを
実現し、しかもトランジスタの高周波特性を劣化させず
、ＨＢＴの特徴を効果的に引出すために、前記第１の半
導体薄層の斤さを、動作電圧印加時に形成されるエミッ
タ側の空乏層の厚さのほぼ半分以上で、かつベース層の
幅のほぼ半分以下に設定することを特徴とする。

この範囲は、後述の如く、特にＬＳＩ用高速トランジス
タを実現することを目的としたものである。

本発明では、前記第１の半導体薄層の厚さを制御する必
要があるため、ベース層形成後、前記第１の半導体薄層
をエピタキシャル成長によって形成し、さらに前記第２
の半導体薄層を、第１の半導体薄層に接して成長させる
ことが好ましい。すなわち、従来のバイポーラトランジ
スタにおいて用いられている不純物拡散によるエミッタ
層形成では、ベース−エミッタ間のｐｎ接合面の位置を
１００人のオーダーで厳密に制御することが難しいのに
対し、本発明に示す製造方法によれば、ｐｎ接合面とへ
テロ界面の位置のずれを、設計通りに厳密に制御でき、
上記半導体装置の製造を特徴とする特徴をもつ。

〔実施例〕

第１図は本発明の第１の実施例の断面図である。

図において、１はｐ形Ｓｉ基板、２はｎ＋形コレクタ埋
込み層、３はｎ＋形コレクタ補償領域、４はｎ形エピタ
キシャル層、５はｐ形ベース層、６は絶縁層、７はｎ＋
形Ｓｉエピタキシャル層、８はＳｉより大きなバンドギ
ャップを有する半導体を用いたｎ＋形エピタキシャル層
、９はＡｎ電極である。ここで、Ｓ１工ピタキシヤル層
７の厚さは１０ｎｍ以上５０ｎｍ以下である。

第１図に示す実施例の詳細な製法を説明する前に、ｎ＋
形Ｓ１エピタキシャル層７を設ける理由とその効果を説
明する。第３図は、第１図に示す実施例の外部電圧を印
加しない時のバンド図であり、エミッターベース接合に
おいて、ｐｎ接合界面とへテロ接合界面とは、第１図の
エピタキシャル層７の厚さくｄとする）だけ隔たってい
る。その結果、ヘテロ接合界面は、エミッタ内に位置し
、エミッターベース間の空乏層領域のエミッタ側の端付
近に位置するようになる。このような配置により、エミ
ッターベース間での注入効率αＥがどのように改善され
るかを以下に説明する。第４図は、エミッターベース接
合に順方向電圧（Ｖ　ａ　）を印加したときのバンド図
である。同図において、ａは本発明の場合であり、ｂは
従来技術の場合である。注入効率αＥは、前述のように
、ヘテロ界面における界面準位を介した電流（Ｊ、とす
る）が小さい程、１に近づく。Ｊ７は、近似的には、Ｊ
７＝ｑ−１Ｊ・δ、１．ｑ：電子電荷、δ−：界面準位
の存在する遷移領域の厚さ、Ｕ：前記遷移領域内におけ
る単位体積当りの再結合確率、で表わされる。

Ｕは、ｔＪ＝　（ｐ−ｎ−ｒｚ”）／　（（ｎ＋ｎｔ）
　・τ。

＋（ｐ＋ｐＪ　で。）、ｐおよびｎ：遷移領域における
正孔密度および電子密度、ｎｉ：シリコンの真性キャリ
ア密度、ｐｌおよびｎ、：再結合中心のエネルギー準位
にフェルミ準位が一致したときの正孔密度および電子密
度、τ、および□ｎ：遷移領域における正孔寿命および
電子寿命、で表わされる。Ｕの表穴は１例えば、ｎ＞ｐ
、ｐｎ＞ｎ；”のとき、Ｕ”　（ｐ　　　（ｎ＋”／ｎ
））／　τｐと表わされるが如く、過剰正孔密度（ｐ−
ｐ−）が大きい程、Ｕは大きくなる。しかるに、遷移領
域における正孔密度は、正孔擬フエルミ準位ＥＦｈと価
電子帯上端のエネルギーＥＶを用いて、ｐ”ｅｘｑ（−
（Ｅｆｈ　−ＥＩ／）　／　ｋ　Ｔ）と表わされる。こ
こで、第４図のａにおける（Ｅｆｈ−Ｅｖ）の値（φ１
）と。

第４図のｂにおける（Ｅｆｈ−Ｅｖ）の値（φ２）とを
比較する。−界面準位の影響を小とするためには。

φ１あるいはφ２の値は大きい程よい。第４図のａの本
発明の場合、界面準位の存在する領域は、空乏層の端付
近に位置するため、φ１χｖ　ｐ　＋　（Ｖ　ｂ　ｔＶ
ａ）、ＶＰ：　Ｐ形ベース層におけるフェルミ準位と価
電子帯のエネルギー差に相当する電位差、Ｖｂ；：ビル
トイン電圧が成立する。一方、第４図のｂの従来形の場
合、界面準位の存在する領域は、空乏層の中間に位置し
てｖｐ≦φ２≦Ｖｐ＋　（Ｖｂ；−Ｖ、）、となるから
、常にφ２≦φ、である。前記の範囲でφ２がどの値を
とるかは、エミッタとベースの不純物濃度比に依存する
。従来形トランジスタと比較したＨＢＴの利点（ベース
低抵抗化による高速動作）を明確に出すためには、ベー
スの不純物濃度を少なくともｌＸｌ０”Ｑｌｌ−’以上
に設定する必要があるが、５　Ｘ　１０”　ａａ−’を
越えるとエミッタ・ベース接合にトンネル電流が流れる
ようになって注入効率が低下する。したがって、ベース
の不純物濃度はこの範囲内に設定する必要がある。一方
、エミッタはできるだけ高濃度とすることが好ましいが
、ワイドバンドギャップ半導体はドーパント活性化率の
低いものが多く、５Ｘ１０”ｃｍ−’以上のキャリア濃
度を得ることは極めて困難である。従って、第４図のｂ
に示す構造においては、エミッタとベースの不純物濃度
が同程度となることが想定され、その場合、ペテロ界面
は空乏層中央付近に位置することになるから、φ２χＶ
。

＋　（Ｖｂ；　　Ｖａ）／２と近似できる。以上述べて
きたように、ペテロ接合界面をｐｎ接合面からエミッタ
内部の空乏層の端付近に配置することにより、前記（Ｅ
ｕ＋　　Ｅｖ）を増大させ、従って界面準位の存在する
領域における正孔密度を減少させ、その結果、再結合電
流を低減することができる。

第５図は、前述の効果を数値で示したグラフで、横軸は
ｐｎ接合面を原点としだへテロ接合面の位置、縦軸はα
ｔ　（＝ＪＥ６／　（Ｊ！：ｅ＋Ｊ）：ｈ）　）である
。ここで、ベース不純物濃度はｌＸｌ０”ａａ−’、エ
ミッタ不純物濃度はＩ　Ｘ　１０”　ｃｙａ−”、前述
した遷移領域の厚さくδ−）は１ｎｍ、ｉｌｌ領領域お
ける正孔寿命および電子寿命（τ、およびτｎ）はとも
にＩ　Ｘ　１Ｏ−１１ｓｅｃとして計算を行なっている
。第５図から明らかなように、本発明の第１の実施例を
示す第１図におけるｎ＋形Ｓｉエピタキシャル層７を設
けない場合にαＥ　＜　０　、５であるところが、前記
エピタキシャル層７の厚さが１ｏｎＩｍ以上になるとα
Ｅ　＞　０　、５となり、前記層７の厚さが空乏層幅に
近い２０ｎｍとなると、α、＝０．９９２と実用に供す
ることのできる値を達成できる。実用上十分なｈＦＥを
得るためには、層７の厚さをベース・エミッタ間の接合
空乏層のエミッタ側の厚さのほぼ半分以上に設定する。

ところで、接合にトンネル電流が流れないようにするた
めに、空乏層厚さは１００Å以上にとる必要があるから
、層７の厚さはいかなる場合もこの値のほぼ半分以上に
設定される。

さて、Ｍ７の厚さには上限も存する。この上限は、ｈＦ
Ｅに対する要求のためではなく、動作速度に対する要求
から生じる０層７を接合空乏層より厚く設定した場合、
すなわち、ペテロ接合面が空乏層の端を越えてエミッタ
層中の中性領域内に位置した場合（第６図）の事情を次
に説明する。第６図で、ΔＬ１は、エミッタ中性層のう
ちのシリコン層の厚さである。ΔＬ１が増大すると、第
６図から明らかなように、ペテロ接合を用いない通常の
バイポーラトランジスタの構造に漸次近づく。

また、ΔＬ０の領域は、ベースから注入された正孔の蓄
積領域となる。バイポーラトランジスタの動作速度は、
ＣＭ積キャリア／電流）で近似的に表わされる。ここで
蓄積キャリアとは、通常はベース層中に蓄積される電子
であるが、第６図に示すバンド図をもつトランジスタの
場合、ΔＬ１の領域に蓄積される正孔が加わる。ＨＢＴ
による高周波特性の改善を図るためには、エミッタ領域
に新たに付加される蓄積領域ΔＬ１は、ベース蓄積領域
すなわち実効ベース幅ＷＢに比べて小さく、少なくとも
ほぼ半分以下である必要がある。現在のＬＳＩ構成デバ
イスに用いられる高速バイポーラトランジスタのベース
幅Ｗｅが６００ないし８００人であることからみて、Ｈ
ＢＴで設定すべきＷＢは６０ｎｍ以下となることが想定
されるため、ΔＬ工〈３０ｎｍとなる必要がある。従っ
て、空乏層端とｐｎ接合面の隔りΔＬ２（第６図では、
ベースの不純物濃度ｌＸｌ０”ａｍ−’以上においてΔ
Ｌ、≦２０ｎｍ）とΔＬ工との和（ΔＬ工＋ΔＬ２）、
すなわち層７の厚さは５０ｎｍ以下に設定する。

これまで述べてきたところにより、第１図に示す本発明
の第１の実施例の効果が明らかとなったが、ここで、第
１の実施例の製造方法の詳細を述べる。第２図において
、ｐ形Ｓｉ基板１から、符号２．３．４．５．６の各部
を形成する方法については、従来の公知の方法と特に異
なるところはない。ただし、ｐ形ベース層は、通常のバ
イポーラトランジスタの不純物濃度より高濃度とし、２
．５　Ｘ　１０”ａｔｏｍ／　ｃｌのボロン（Ｂ）をイ
オン打込み法により添加し、このときベース層厚は５０
ｎｍであった。これはベース不純物濃度５ｘ１０１１′
／−に相当する。次に、ｎ“形シリコンエピタキシャル
層７を分子線エピタキシ法により基板温度７５０℃で成
長させた。このとき、アンチモン（ｓｂ）をイオン化し
て同時に基板に入射させ、５Ｘ１０”■−３程度添加し
た。エピタキシャル層７を２０ｎｍ堆積させた後、ワイ
ドバンドギャップ半導体を用いたエピタキシャル層（第
１図の８）を成長させるが、該手厚体材料として、本実
施例では、炭化シリコン（ＳｉＣ）を用いた。炭化シリ
コン以外のワイドギャップ半導体１例えば、リン化ガリ
ウム（ＧａＰ）、　ヒ化ガリウム（Ｇ　ａ　Ａ　ｓ　）
　、酸素ドープシリコン（Ｓ　ｉｏｘ、　ｘ　＜　１　
）等に対しても、本発明の効果は等しく期待し得ること
は当然である。

炭化シリコン層８の成長は、シリコンエピタキシャル層
７の成長に引き続き、分子線エピタキシにより行なった
。層７の成長後、一度成長を中断し、真空を破ることな
く、基板を８５０°Ｃまで昇温し、シリコンビームと同
時にＣ２Ｈ，ガスを基板表面に入射した。基板表面でシ
リコンとＣ，Ｈ２ガスが反応し、炭化シリコン膜が成長
した。成長速度は毎分３０ｎｍであり、６０ｒ＋ｍの厚
さに堆積した。炭化シリコン層８にはやはりイオン化し
たｓｂを用い、５Ｘ１０１１１印−３の濃度に添加した
。エミッタ層を構成する層７と８を堆積した後、エミッ
タ開口部以外の不要部分のシリコンエピタキシャル層お
よび炭化シリコンエピタキシャル層を、ＣＦ、−０，系
プラズマを用いたドライエツチング法により除去し、ア
ルミニウム電極を公知の方法で形成して、第１図のトラ
ンジスタを得る。

以上の方法で作製したトランジスタのエミッタの寸法は
、幅５虜、長さ１０１００ｔ　５　Ｘ　１０−’ｃＪ）
である。このトランジスタのエミッタ接地電流増幅率（
ｈ　ＦＥ）を」り定したところ、２５０という値が得ら
れた。本発明の効果を明らかにするため、第１図に示す
トランジスタとは別に、エミッタ層が炭化シリコン層だ
けで構成されるトランジスタ（これを参照トランジスタ
Ａとする。第１図において、層７がないものに相当する
）、およびエミッタ層がシリコン層だけで構成されるト
ランジスタ　（これを参照トランジスタＢとする。第１
図において、層８がなく、層７が十分厚いものに相当す
る）も作製し、特性を比較した。本発明によるトランジ
スタのｈＦＥが２５０であるのに対し、参照トランジス
タＡのｈＦＥは５、参照トランジスタＢのｈＦＥは２０
であった。以上説明したように、本発明による半導体装
置は、従来技術では達成できない高いｈＦＥを実現する
ことができる。

〔発明の効果〕

以上説明したように、本発明によれば、エミッタをワイ
ドギャップ半導体とするヘテロ接合バイポーラトランジ
スタにおいて、ヘテロ界面における再結合電流を低減し
、再結合準位の多いヘテロ接合によっても高い電流増幅
率を達成できる効果がある。その結果、バイポーラトラ
ンジスタにおいて高い電流増幅率を維持したまま、ベー
ス層の不純物濃度を高め、ベース層の厚さを薄くできる
ため、トランジスタの高速化を図ることができる。

【図面の簡単な説明】

第１図は本発明の第１の実施例の断面図、第２図は従来
のＨＢＴのバンド図、第３図は第１の実施例に示す半導
体装置のバンド図、第４図は従来のＨＢＴと本発明によ
るＨＢＴのバンド図の比較を示す図、第５図は本発明の
効果を示す計算結果のグラフ、第６図は本発明による第
１の半導体薄層の厚さを制限した理由を説明するための
図である。 １・・・Ｐ形Ｓｉ基板 ２・・・ｎ＋形コレクタ埋込み層 ３・・・ｎ＋形コレクタ補償領域 ４・・・ｎ形エピタキシャル層 ５・・・ｐ形ベース層 ６・・・絶縁層 ７・・・ｎ＋形Ｓｉエピタキシャル層 ８・・・ワイドバンドギャップ半導体からなるｎ＋形エ
ピタキシャル層 ９・・・Ａｌｌ電極

Claims (1)

1. 【特許請求の範囲】 １、バイポーラトランジスタのベース層上に、前記ベー
   ス層と同じ半導体材料からなり、前記ベース層の導電形
   と異なる導電形を有する第１の半導体薄層を有し、前記
   第１の半導体薄層上に前記第１の半導体薄層の導電形と
   同じ導電形を有し、かつ前記ベース層および前記第１の
   半導体薄層を形成する半導体材料のバンドギャップより
   大きいバンドギャップを有する半導体材料からなる第２
   の半導体薄層を有し、前記第１の半導体薄層および前記
   第２の半導体薄層によって前記バイポーラトランジスタ
   のエミッタ層が構成されていることを特徴とする半導体
   装置。 ２、前記第１の半導体薄層の厚さが、動作電圧印加時に
   前記ベース層および前記エミッタ層間の接合部に生ずる
   該エミッタ側の空乏層の厚さのほぼ半分以上で、かつ前
   記ベース層の幅のほぼ半分以下であることを特徴とする
   特許請求の範囲第１項記載の半導体装置。 ３、バイポーラトランジスタのベース層を形成した後、
   前記ベース層上に前記ベース層と同じ半導体材料からな
   り、前記ベース層の導電形と異なる導電形を有する第１
   の半導体薄層をエピタキシャル成長法を用いて形成し、
   前記第１の半導体薄層上に前記第１の半導体薄層の導電
   形と同じ導電形を有し、かつ前記ベース層および前記第
   １の半導体薄層を形成する半導体材料のバンドギャップ
   より大きいバンドギャップを有する半導体材料からなる
   第２の半導体薄層を形成し、前記第１の半導体薄層およ
   び前記第２の半導体薄層によって前記バイポーラトラン
   ジスタのエミッタ層を構成することを特徴とする半導体
   装置の製造方法。