JPH07105393B2 - 半導体装置およびその製造方法 - Google Patents

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は、半導体装置およびその製造方法に係り、特に
ワイドギャップエミッタを有するヘテロ接合バイポーラ
トランジスタに適用するのに好適なものに関する。本発
明は、前記バイポーラトランジスタを形成する半導体材
料の種類にかかわらず実施することができるが、特にLS
I構成デバイスとして広く用いられているシリコンバイ
ポーラトランジスタに適用する場合に、その産業的意義
が大きい。

〔従来の技術〕

従来のシリコンバイポーラトランジスタでは、エミッタ
層とベース層ともにシリコン層を用いて形成されてい
る。バイポーラトランジスタの動作速度は、ベース層中
の少数キャリアの走行時間、ベース層の抵抗等により制
限される。動作速度を高めるためには、ベース層の導電
性不純物濃度を高く設定できることが必要である。ベー
ス層に不純物を高濃度に導入できれば、第１にベース抵
抗が低減され、第２にベース抵抗増大やエミッタ・コレ
クタパンチスルーなどを生じさせることなくベース層を
薄くできるのでベース層中の少数キャリア走行時間を短
縮できる。

〔発明が解決しようとする問題点〕

しかしながら、ベース層の不純物濃度を高めると、ベー
スからエミッタへの少数キャリア注入が増大して電流増
幅率が低下するため、ベース層の不純物濃度を高めるに
は限界があった。この限界はシリコンにおいては、約10
¹⁸／cm²である。

上記の電流増幅率の低下を招くことなく、ベース層の不
純物濃度を高める方法として、ベース層を形成している
シリコンよりも大きいバンドギャップを有するワイドバ
ンドギャップ半導体を用いてエミッタ層を形成し、ベー
スからエミッタへの少数キャリア注入を阻止するヘテロ
接合バイポーラトランジスタ（以下「HBT」と略記す
る。）が提案されている。しかし、従来形HBT構造を考
える限り、以下に説明する理由により、シリコンのHBT
を実現することは困難であった。

第２図は、従来構造のシリコンHBTのバンド図である。
ベース層となるｐ形シリコン層に接して、ｎ形ワイドバ
ンドギャップ半導体からなるエミッタ層が形成されてい
る。本接合では、ｐ形ベースからｎ形エミッタに流れる
正孔に対する電位障壁値φ_eがｎ形エミッタからｐ形ベ
ースに流れる電子に対する電位障壁値φ_hより大きいの
で、ベースからエミッタへの正孔注入が阻止される。HB
Tは、このような作用により、高不純物濃度ベースにお
いても高電流増幅率を確保しようとするものである。し
かし、実際には、シリコンと異種半導体との接合界面に
は高密度の界面準位が形成される。これは、シリコンに
対し、格子定数、熱膨脹係数が整合するようなワイドバ
ンドギャップ半導体材料が存在しないためである。上記
高密度の界面準位は、再結合中心として作用する。一般
に、バイポーラトランジスタのエミッタ接地電流増幅率
（h_FE）は、ベース接地電流増幅率（α）を用いてh_FE＝
α／（１−α）と表わされる。αは、エミッタ−ベース
接合における注入効率（α_E）と、ベース層中での少数
キャリア輸送効率（α_T）と、コレクタ空間電荷層内で
の増倍係数（α_C）の積で表わされる。すなわち、α＝
α_E・α_T・α_Cである。αは１を越えない値をとり、１
に近づく程h_FEは大きな値をとることができる。ここ
で、α_T・α_Cの値は１に近い値であるが、本発明と直接
には関係しないので、以下の説明では、α_Eの値のみを
問題とする。

エミッタ−ベース接合に順方向電圧を印加したときに流
れる全電流（J_E）は、電子電流（J_Ee）と正孔電流
（J_Eh）の和（J_E＝J_Ee＋J_Eh）であり、α_Eは、J_Ee／（J
_Ee＋J_Eh）で表わされる。第２図に示すHBTにおいては、
ベース層からエミッタ中性領域へ注入される正孔はワイ
ドギャップエミッタによって阻止されるため極めて小さ
いが、界面準位が第２図に示すヘテロ接合界面に存在す
ると、界面準位を介して電子と正孔が再結合することに
よって流れる正孔電流が存在する。前述のように、シリ
コンに対して界面準位が無視できるようなヘテロ接合を
形成することは極めて困難である。実用的なトランジス
タにおけるh_FEは100程度の値を必要とするが、このため
にはJ_Ehを少なくともJ_Eeの1/100以下に抑える必要があ
る。しかし、従来構造をもってHBTを製作すると、J_Ehは
J_Eeの1/10以上となり、実用的なh_FEを得ることは困難で
あった。

本発明の目的は、HBTにおいて、エミッタ−ベース・ヘ
テロ接合界面に存在する界面準位を介した正孔電流によ
るh_FEの低下を抑制することであり、それにより高濃度
に不純物添加を行なった薄いベース層を用いて、高いh
_FEをもつ高速度のバイポーラトランジスタを有する半導
体装置を提供することにある。

本発明の他の目的は、前記の高いh_FEをもつ高速度トラ
ンジスタを有する半導体装置を実現するための製造方法
を提供することにある。

〔問題点を解決するための手段および作用〕

以下、本発明をnpnトランジスタを例にとり説明する
が、pnpトランジスタに対しても同様の構成をとること
ができる。本発明では、バイポーラトランジスタにおい
て、ｐ形ベース層に接して、ベース層と同じ半導体材料
からなる第１のｎ形半導体薄層を有し、該半導体薄層上
に、ベース層よりバンドギャップの大きい半導体材料か
らなる第２のｎ形半導体薄層を有し、第１の半導体薄層
と第２の半導体薄層の両者により、エミッタが構成され
ていることを特徴とする。すなわち、従来技術によれ
ば、ベース−エミッタ接合におけるpn接合面が、異種半
導体の接するヘテロ界面と同じ位置にあるのに対し、本
発明によれば、該pn接合面に対してヘテロ接合界面がエ
ミッタ層中に上記第１の半導体薄層の厚さだけずれて位
置している。さらに本発明の望ましい実施例において重
要なことは、この第１半導体薄層の厚さを所定の範囲内
に設定することである。すなわち、後で詳述するよう
に、ヘテロ界面における再結合電流を低減して高いh_FE
を実現し、しかもトランジスタの高周波特性を劣化させ
ず、HBTの特徴を効果的に引出すために、前記第１の半
導体薄層の厚さを、動作電圧印加時に形成されるエミッ
タ側の空乏層の厚さのほぼ半分以上で、かつベース層の
幅のほぼ半分以下に設定することを特徴とする。この範
囲は、後述の如く、特にLSI用高速トランジスタを実現
することを目的としたものである。

本発明では、前記第１の半導体薄層の厚さを制御する必
要があるため、ベース層形成後、前記第１の半導体薄層
をエピタキシャル成長によって形成し、さらに前記第２
の半導体薄層を、第１の半導体薄層に接して成長させる
ことが好ましい。すなわち、従来のバイポーラトランジ
スタにおいて用いられている不純物拡散によるエミッタ
層形成では、ベース−エミッタ間のpn接合面の位置を10
0Åのオーダーで厳密に制御することが難しいのに対
し、本発明に示す製造方法によれば、pn接合面とヘテロ
界面の位置のずれを、設計通りに厳密に制御でき、上記
半導体装置の製造を可能とする特徴をもつ。

〔実施例〕

第１図は本発明の第１の実施例の断面図である。図にお
いて、１はｐ形Si基板、２はｎ⁺形コレクタ埋込み層、
３はｎ⁺形コレクタ補償領域、４はｎ形エピタキシャル
層、５はｐ形ベース層、６は絶縁層、７はｎ⁺形Siエピ
タキシャル層、８はSiより大きなバンドギャップを有す
る半導体を用いたｎ⁺形エピタキシャル層、９はAl電極
である。ここで、Siエピタキシャル層７の厚さは10nm以
上50nm以下である。

第１図に示す実施例の詳細な製法を説明する前に、ｎ⁺
形Siエピタキシャル層７を設ける理由とその効果を説明
する。第３図は、第１図に示す実施例の外部電圧を印加
しない時のバンド図であり、エミッタ−ベース接合にお
いて、pn接合界面とヘテロ接合界面とは、第１図のエピ
タキシャル層７の厚さ（ｄとする）だけ隔たっている。
その結果、ヘテロ接合界面は、エミッタ内に位置し、エ
ミッタ−ベース間の空乏層領域のエミッタ側の端付近に
位置するようになる。このような配置により、エミッタ
−ベース間での注入効率α_Eがどのように改善されるか
を以下に説明する。第４図は、エミッタ−ベース接合に
順方向電圧（Va）を印加したときのバンド図である。同
図において、ａは本発明の場合であり、ｂは従来技術の
場合である。注入効率α_Eは、前述のように、ヘテロ界
面における界面準位を介した電流（J_rとする）が小さい
程、１に近づく。J_rは、近似的には、J_r＝ｑ・Ｕ・
δ_d、q:電子電荷、δ_d：界面準位の存在する遷移領域の
厚さ、U:前記遷移領域内における単位体積当りの再結合
確率、で表わされる。Ｕは、Ｕ＝（ｐ・ｎ−n_i ²）／
｛（ｎ＋n_t）・τ_p＋（ｐ＋p_t）τ_n｝、ｐおよびn:遷移
領域における正孔密度および電子密度、n_i：シリコンの
真性キャリア密度、p_tおよびn_t：再結合中心のエネルギ
ー準位にフェルミ準位が一致したときの正孔密度および
電子密度、τ_pおよびτ_n：遷移領域における正孔寿命お
よび電子寿命、で表わされる。Ｕの表式は、例えば、ｎ
≫ｐ、pn≫n_i ²のとき、Ｕ∝｛ｐ−（n_i ²/n）｝／τ_pと
表わされるが如く、過剰正孔密度（ｐ−p_t）が大きい
程、Ｕは大きくなる。しかるに、遷移領域における正孔
密度は、正孔擬フェルミ準位E_Fhと価電子帯上端のエネ
ルギーE_vを用いて、ｐ∝exq｛−（E_fh-E_v）/kT｝と表わ
される。ここで、第４図のａにおける（E_fh-E_v）の値
（φ₁）と、第４図のｂにおける（E_fh-E_v）の値（φ₂）
とを比較する。界面準位の影響を小とするためには、φ
₁あるいはφ₂の値は大きい程よい。第４図のａの本発明
の場合、界面準位の存在する領域は、空乏層の端付近に
位置するため、φ₁V_p＋（V_bi-V_a）、V_p:p形ベース層
におけるフェルミ準位と価電子帯のエネルギー差に相当
する電位差、V_bi：ビルトイン電圧が成立する。一方、
第４図のｂの従来形の場合、界面準位の存在する領域
は、空乏層の中間に位置してV_pφ₂V_p＋（V_bi-
V_a）、となるから、常にφ₂φ₁である。前記の範囲で
φ₂がどの値をとるかは、エミッタとベースの不純物濃
度比に依存する。従来形トランジスタと比較したHBTの
利点（ベース低抵抗化による高速動作）を明確に出すた
めには、ベースの不純物濃度を少なくとも１×10¹⁸cm^-3
以上に設定する必要があるが、５×10¹⁸cm^-3を越えると
エミッタ・ベース接合にトンネル電流が流れるようにな
って注入効率が低下する。したがって、ベースの不純物
濃度はこの範囲内に設定する必要がある。一方、エミッ
タはできるだけ高濃度とすることが好ましいが、ワイド
バンドギャップ半導体はドーパント活性化率の低いもの
が多く、５×10¹⁸cm^-3以上のキャリア濃度を得ることは
極めて困難である。従って、第４図のｂに示す構造にお
いては、エミッタとベースの不純物濃度が同程度となる
ことが想定され、その場合、ヘテロ界面は空乏層中央付
近に位置することになるから、φ₂V_p＋（V_bi-V_a）/2
と近似できる。以上述べてきたように、ヘテロ接合界面
をpn接合面からエミッタ内部の空乏層の端付近に配置す
ることにより、前記（E_fh-E_v）を増大させ、従って界面
準位の存在する領域における正孔密度を減少させ、その
結果、再結合電流を低減することができる。

第５図は、前述の効果を数値で示したグラフで、横軸は
pn接合面を原点としたヘテロ接合面の位置、縦軸はα_E
（＝J_Ee／（J_Ee＋J_Eh））である。ここで、ベース不純
物濃度は１×10¹⁸cm^-3、エミッタ不純物濃度は１×10¹⁸
cm^-3、前述した遷移領域の厚さ（δ_d）は1nm、遷移領域
における正孔寿命および電子寿命（τ_pおよびτ_n）はと
もに１×10^-11secとして計算を行なっている。第５図か
ら明らかなように、本発明の第１の実施例を示す第１図
におけるｎ⁺形Siエピタキシャル層７を設けない場合に
α_E＜0.5であるところが、前記エピタキシャル層７の厚
さが10nm以上になるとα_E＞0.5となり、前記層７の厚さ
が空乏層幅に近い20nmとなると、α_E＝0.992と実用に供
することのできる値を達成できる。実用上十分なh_FEを
得るためには、層７の厚さをベース・エミッタ間の接合
空乏層のエミッタ側の厚さのほぼ半分以上に設定する。
ところで、接合にトンネル電流が流れないようにするた
めに、空乏層厚さは100Å以上にとる必要があるから、
層７の厚さはいかなる場合もこの値のほぼ半分以上に設
定される。

さて、層７の厚さには上限も存する。この上限は、h_FE
に対する要求のためではなく、動作速度に対する要求か
ら生じる。層７を接合空乏層より厚く設定した場合、す
なわち、ヘテロ接合面が空乏層の端を越えてエミッタ層
中の中性領域内に位置した場合（第６図）の事情を次に
説明する。第６図で、ΔL₁は、エミッタ中性層のうちの
シリコン層の厚さである。ΔL₁が増大すると、第６図か
ら明らかなように、ヘテロ接合を用いない通常のバイポ
ーラトランジスタの構造に漸次近づく。また、ΔL₁の領
域は、ベースから注入された正孔の蓄積領域となる。バ
イポーラトランジスタの動作速度は、（蓄積キャリア／
電流）で近似的に表わされる。ここで蓄積キャリアと
は、通常はベース層中に蓄積される電子であるが、第６
図に示すバンド図をもつトランジスタの場合、ΔL₁の領
域に蓄積される正孔が加わる。HBTによる高周波特性の
改善を図るためには、エミッタ領域に新たに付加される
蓄積領域ΔL₁は、ベース蓄積領域すなわち実効ベース幅
W_Bに比べて小さく、少なくともほぼ半分以下である必要
がある。現在のLSI構成デバイスに用いられる高速バイ
ポーラトランジスタのベース幅W_Bが600ないし800Åであ
ることからみて、HBTで設定すべきW_Bは60nm以下となる
ことが想定されるため、ΔL₁＜30nmとなる必要がある。
従って、空乏層端とpn接合面の隔りΔL₂（第６図では、
ベースの不純物濃度１×10¹⁸cm^-3以上においてΔL₂20
nm）とΔL₁との和（ΔL₁＋ΔL₂）、すなわち層７の厚さ
は50nm以下に設定する。

これまで述べてきたところにより、第１図に示す本発明
の第１の実施例の効果が明らかとなったが、ここで、第
１の実施例の製造方法の詳細を述べる。第２図におい
て、ｐ形Si基板１から、符号２、３、４、５、６の各部
を形成する方法については、従来の公知の方法と特に異
なるところはない。ただし、ｐ形ベース層は、通常のバ
イポーラトランジスタの不純物濃度より高濃度とし、2.
5×10¹³atom/cm²のボロン（Ｂ）をイオン打込み法によ
り添加し、このときベース層厚は50nmであった。これは
ベース不純物濃度５×10¹⁸／cm³に相当する。次に、ｎ⁺
形シリコンエピタキシャル層７を分子線エピタキシ法に
より基板温度750℃で成長させた。このとき、アンチモ
ン（Sb）をイオン化して同時に基板に入射させ、５×10
¹⁸cm^-3程度添加した。エピタキシャル層７を20nm堆積さ
せた後、ワイドバンドギャップ半導体を用いたエピタキ
シャル層（第１図の８）を成長させるが、該半導体材料
として、本実施例では、炭化シリコン（SiC）を用い
た。炭化シリコン以外のワイドギャップ半導体、例え
ば、リン化ガリウム（GaP）、ヒ化ガリウム（GaAs）、
酸素ドープシリコン（SiO_x、ｘ＜１）等に対しても、本
発明の効果は等しく期待し得ることは当然である。炭化
シリコン層８の成長は、シリコンエピタキシャル層７の
成長に引き続き、分子線エピタキシにより行なった。層
７の成長後、一度成長を中断し、真空を破ることなく、
基板を850℃まで昇温し、シリコンビームと同時にC₂H₂
ガスを基板表面に入射した。基板表面ではシリコンとC₂
H₂ガスが反応し、炭化シリコン膜が成長した。成長速度
は毎分30nmであり、60nmの厚さに堆積した。炭化シリコ
ン層８にはやはりイオン化したSbを用い、５×10¹⁸cm^-3
の濃度に添加した。エミッタ層を構成する層７と８を堆
積した後、エミッタ開口部以外の不要部分のシリコンエ
ピタキシャル層および炭化シリコンエピタキシャル層
を、CF₄-O₂系プラズマを用いたドライエッチング法によ
り除去し、アルミニウム電極を公知の方法で形成して、
第１図のトランジスタを得る。

以上の方法で作製したトランジスタのエミッタの寸法
は、幅５μｍ、長さ100μｍ（５×10^-6cm²）である。こ
のトランジスタのエミッタ接地電流増幅率（h_FE）を測
定したところ、250という値が得られた。本発明の効果
を明らかにするため、第１図に示すトランジスタとは別
に、エミッタ層が炭化シリコン層だけで構成されるトラ
ンジスタ（これを参照トランジスタＡとする。第１図に
おいて、層７がないものに相当する）、およびエミッタ
層がシリコン層だけで構成されるトランジスタ（これを
参照トランジスタＢとする。第１図において、層８がな
く、層７が十分厚いものに相当する）も作製し、特性を
比較した。本発明によるトランジスタのh_FEが250である
のに対し、参照トランジスタＡのh_FEは５、参照トラン
ジスタＢのh_FEは20であった。以上説明したように、本
発明による半導体装置は、従来技術では達成できない高
いh_FEを実現することができる。

〔発明の効果〕

以上説明したように、本発明によれば、エミッタをワイ
ドギャップ半導体とするヘテロ接合バイポーラトランジ
スタにおいて、ヘテロ界面における再結合電流を低減
し、再結合準位の多いヘテロ接合によっても高い電流増
幅率を達成できる効果がある。その結果、バイポーラト
ランジスタにおいて高い電流増幅率を維持したまま、ベ
ース層の不純物濃度を高め、ベース層の厚さを薄くでき
るため、トランジスタの高速化を図ることができる。

【図面の簡単な説明】

第１図は本発明の第１の実施例の断面図、第２図は従来
のHBTのバンド図、第３図は第１の実施例に示す半導体
装置のバンド図、第４図は従来のHBTと本発明によるHBT
のバンド図の比較を示す図、第５図は本発明の効果を示
す計算結果のグラフ、第６図は本発明による第１の半導
体薄層の厚さを制限した理由を説明するための図であ
る。 １……ｐ形Si基板 ２……ｎ⁺形コレクタ埋込み層 ３……ｎ⁺形コレクタ補償領域 ４……ｎ形エピタキシャル層 ５……ｐ形ベース層 ６……絶縁層 ７……ｎ⁺形Siエピタキシャル層 ８……ワイドバンドギャップ半導体からなるｎ⁺形エピ
タキシャル層 ９……Al電極

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/73 Ｈ０１Ｌ 29/20

Claims (2)

【特許請求の範囲】
1. 【請求項１】バイポーラトランジスタのベース層上に、
   前記ベース層と同じ半導体材料からなり、前記ベース層
   の導電形と異なる導電形を有する第１の半導体薄層を有
   し、前記第１の半導体薄層上に前記第１の半導体薄層の
   導電形と同じ導電形を有し、かつ前記ベース層および前
   記第１の半導体薄層を形成する半導体材料のバンドギャ
   ップより大きいバンドギャップを有する半導体材料から
   なる第２の半導体薄層を有し、前記第１の半導体薄層お
   よび前記第２の半導体薄層によって前記バイポーラトラ
   ンジスタのエミッタ層が構成されており、また、前記第
   １の半導体薄層の厚さが、動作電圧印加時に前記ベース
   層および前記エミッタ層間の接合部に生ずる該エミッタ
   側の空乏層の厚さのほぼ半分以上で、かつ前記ベース層
   の幅のほぼ半分以下であることを特徴とする半導体装
   置。
2. 【請求項２】バイポーラトランジスタのベース層を形成
   した後、前記ベース層上に前記ベース層と同じ半導体材
   料からなり、前記ベース層の導電形と異なる導電形を有
   する第１の半導体薄層をエピタキシャル成長法を用いて
   形成し、前記第１の半導体薄層上に前記第１の半導体薄
   層の導電形と同じ導電形を有し、かつ前記ベース層およ
   び前記第１の半導体薄層を形成する半導体材料のバンド
   ギャップより大きいバンドギャップを有する半導体材料
   からなる第２の半導体薄層を形成し、前記第１の半導体
   薄層および前記第２の半導体薄層によって前記バイポー
   ラトランジスタのエミッタ層を構成することを特徴とす
   る半導体装置の製造方法。