KR810000963B1 - 반도체 장치 - Google Patents

Abstract

내용 없음.

Description

반도체 장치

제1도는 본 발명장치의 개략 단면도.

제2도는 그 산소농도의 분포도.

제3도 및 제4도는 각각 그 설명에 제공되는 산소농도의 분포도.

제5도는 본 발명 장치의 일예의 제조공정도.

제6도 내지 제8도는 각각 본 발명 장치의 다른예를 도시한 개략 단면도.

본 발명은 반도체장치의 안정화 구조에 관한 것으로, 특히 반도체 표면의 안정화를 개선하는 것이다.

반도체 표면의 안정화 문제는 종래부터 많을 연구테마를 연구자에게 제공하여 왔다.

특히 PN접합의 반도체 표면에 임하는 단연부 부분의 안정화는 반도체 장치에 불가결한 것으로 되어왔다.

반도체 장치의 표면을 안정하게 하는 확립된 기술의 대표적은 예는 2산화규소, 유리 혹은 질화규소 피막과 같은 절연박층에 의하여 반도체 표면을 피복하는 것이다. 그러나, 이 방법에도 결점이 있고, 더우기 그것은 절연물질인 이상 불가피한 근본적 결점이라는 것을 알았다. 즉, 절연박층상에 어떤 전하, 예를들면 외부에서 침입한 이온, 피복용수지의 분극(分極)등에 의한 영향이, 이 절연박층을 끼고 용량적으로 반도체 표면에 미친다는 것이다.

이 점을 감안하여 본 출원인은 반절연층을 사용하여 이 결점을 배제할 것을 제안하였다. 그 결과, SiO₂등의 절연층을 사용하는 반도체 표면 안정화법에 비교하여 우수한 역방향내압특성, 신뢰성을 얻을수가 있었다. 그러나 반절연층을 사용하는 안정화법도 반도체소자의 일부의 영역, 예를들면 순 바이어스되는 PN접합 근방에 있어서는, 아직 충분한 안정화 피막이 되지 않는 것을 알았다.

이것은 이 반절연층 예를들면 산소가 도우프된 실리콘의 다결정층을 반도체, 예를들면 실리콘 상에 피착한 경우 이 반절연층하의 반도체 표면의 Qss(표면 준위내의 모든 전하)가 커서 표면재결합전류가 커지는데 기인한다. 이렇게 때문에, 예를들면 트랜지스터에 있어서 그 에미터 접합의 단연부가 임하는 기체표면에 상술한 반절연층을 피착한 경우, 접합표면의 리이크 전류가 커지고 잡음이 크게 된다든가 전류증폭을(예를들면 에미터 접지전류증폭을 h_FE)이 저하한다는 결점이 생긴다.

본 발명은 이와같은 결점이 없는 반도체 장치를 제공하고저 하는 것이다.

제1도를 참조하여 본 발명의 구성을 설명하겠는데, 이 도면은 본 발명 장치를 구성하는 반도체소자(1)의 요부의 확대개략 단면도로, 이 소자(1)은 제1반도체영역(2)와, 여기에 접하여 위치하는 제2반도체영역(3) 및 그 사이에 형성도는 접합 J를 가지고 있다.

제1반도체영역(2), 제2반도체영역(3)에는 각각 이들의 영역 및 접합 J에 소정의 전위를 부여하기 위한 수단, 예를들면 전극(4), (5)가 직접 혹은 간접적으로 설치되어 있다.

반도체 표면(6)에는 제1반도체영역(2), 제2반도체영역(3) 및 접합 J의 단연부가 임하여 있고 이 단연부는 매우 얇은 절연층(7) 및 반절연층(8)과 절연층(9)의 다층 피막으로 덮여져 있다.

반도체영역(2), (3)은 Ⅳ 즉 반도체 혹은 Ⅲ-Ⅴ 즉, Ⅱ-Ⅵ족 등의 화합물 반도체다. 또 그들중에서 선택된 하나의 물질도 제1반도체영역(2)를, 또 다른 하나의 물질로 제2반도체영역(3)을 구성할 때, 접합 J는 헤테로 접합으로 된다. 반도체영역(2), (3)의 도전도는 반도체소자(1)의 종류 및 요구되는 특성에 의하여 임의로 선택되는 것이나, 전술한 외부전계의 영향은 반도체 표면(6)의 도전도가 낮을 때 즉, 도전성 결정의 불순물의 농도가 매우 낮은 경우 특히 문제가 된다.

접합 J는

(Ⅰ) 다이오드의 접합

(Ⅱ) 바이폴라형 반도체소자(트랜지스터 혹은 SCR등)의 에미터, 베이스 접합, 혹은 콜렉터, 베이스접합

(Ⅲ) 절연게이트형 전계효과 트랜지스터(IG-FET)의 반도체기판과 소오스. 드레인등의 영역간에 형성되는 접합

(Ⅳ) 접합형 전계효과 트랜지스터(J-FET)의 게이트 영역을 결정하는 접합

(Ⅴ) 집적회로의 절연분리를 위한 접합

등의 PN 접합을 대표하는 것이다.

또 접합 J는 L-H접합(저불순물 농도 반도체 영역과 고불순물 농도 반도체영역사이의 접합)으로 대치(代置)할 수가 있다.

반도체의 표면(6)은 될수 있는 한 깨끗한 것이 바람직하다. 아무리 우수한 안정화층을 그위에 부착한다하여도 이 표면이 더럽혀져 있으면 거기에 레이크 전류 통로가 발생하기 때문이다. 또 이 표면(6)은 반도체기판의 한주면 혹은 반도체 메사부의 측면등을 대표한 것이다.

절연층(7)은 디렉트 터널링이 생길 정도로 극히 얇게 선정되어 그 두께는 5Å이상 25Å이하 이다. 만일 이것이 5Å보다 얇으면, 빠른 표면 준위 소위 화스트 스테이트(fast state)가 증가하고, 이 절연층이 존재하고 있지 않은 경우에 가까워지고, 반대로 25Å를 넘어 두꺼워지면, 전저 혹은 정공이 직접 터널 현상을 일으키지 않고, 그 위에 피착된 반절연층(8)은 반도체 표면에 대하여 안정화 작용을 하지 않게 된다.

반절연층(8)은 극히 높은 저항 특성을 가진것이 아니면 안된다. 피막의 저항치는 그 막두께에 의존하므로, 비저항으로 표현되는 것보다 시이트 저항(면저항)으로 표현하는 편이 적절하고, 본 발명의 반절연층(8)은 10¹¹Ω/□이상의 시이트 저항을 가진 것이다. 일예로서 막두께를 1㎛로 하면, 이것은 10⁷Ω㎝ 이상의 비저항을 가지는 피막이다. 반도체표면에 10¹¹Ω/□보다 낮은 시이트저항을 가진 피막이 접하면, 전류는 PN접합 이외에, 이 피막중을 흐르고, 접합을 단락하여 버리고 반도체소자의 특성을 악화시킨다.

반절연층(8)은 이와같은 고저항인 것이 요구되는 종래의 절연층, 예를들면 SiO₂피막과 같은 절연층은 아니고, 약간의 절류가 흐른다. 이것도 시이트 저항으로 표현하면 반절연층은 5×10¹⁴Ω/□이하이다. 이 값을 넘어서 고저항으로 되면, 피막중의 전하는 거의 이동할 수가 없고, 외부 전계에 대한 응답현상이 보이지않고 그 영향을 반도체 표면에 미치게 하여 버린다. 또 일단 피막중에 포획된 전하는 용이하게는 외부로 방전하지 않고, 일종의 메모리 현상을 일으키고, 이 전하의 영향이 반도체 표면에 미치면 반도체 소자의 특성을 열화시키는 원인으로 된다.

따라서 반절연층(8)은 다음의 시이트저항

s를 갖는 것이다.

여기에 대하여, 종래 사용되고 있었던 SiO₂절연층, 예를들면 스팀 산화에 의하여 형성된 SiO₂층은 10¹⁵-10¹⁷Ω㎝, 가열분해에 의하여 형성된 SiO₂층은 10¹³-10¹⁵Ω, 양극산화에 의하여 형성된 SiO₂층은 10¹⁵-10¹⁶Ω의 비저항을 갖고, 1㎛두께의 피막의 시이트저항은 각각 10¹⁹-10¹¹Ω/□, 10¹⁷-10¹⁹Ω/□, 10¹⁹-10²⁰Ω/□이다. 반도체소자의 표면에 이들의 피막을 형성하고 안정화 층으로하는 경우, 그 두께는 겨우 2내지 3㎛에 그치고 그 이상으로 두꺼운 막을 형성하는 것은 열적비트러짐을 발생시키는 원인을 가지므로 우선 행하지 않는다. 따라서 이들 절연층의 시이트 저항은 상기(1)식에 표시한 범위보다 자리수가 틀릴만큼 큰 것이다. 또 다른 안정화 피막으로서 고저항의 다결정실리콘이 시험되었으나 그 비저항은 낮고 겨우 10⁶Ω㎝ 이어서 1㎛두께의 막으로 고치면 10¹⁰Ω/□ 시이트저항이다. 이것도 상기(1)식이외의 것이다. 비저항에서 본 반절연층(7)의 바람직한 범위는 10⁷Ω㎝ 이상 10¹¹Ω㎝이하이다.

본 발명에 사용되는 반절연층(8)의 다른 조건은 반절연층(7)의 금지대 사이에 비교적 깊은 도우너 준위 및 억셉터 준위를 다수 가진 것이다.

일반적으로 금지대 내에서의 준위밀도는 에너지 값의 관수이고, 통상 반도체내에 있어서 도전성에 기여하는 것은 비교적 얇은 도우너 혹은 억셉터 준위이다.

본 발명의 반절연층(7)은 이 깊은 도우너 준위밀도(N_TD), 깊은 억센터 준위밀도(N_TA)가 같이 10¹⁶㎝^-3이상 가지고 있는 것이다. 이와같이 다수의 준위가 존재하므로서, 이 준위가 외부전계에 의하여 용이하게 이온화하고, 전계가 그 밑에 있는 반도체표면에 주는 영향을 없게 해버리는 것이다.

그러나 이들의 준위가 너무 많으면 통계적으로 진성레벨 근방의 에너지의 준위의 수도 많아지므로, 10¹⁹㎝^-3이하인 것이 바람직하다. 따라서 이들을 정리하여 다음과 같이 표현할 수가 있다.

P형, N형 양반도체기판에 대하여 동등한 표면 안정화 효과를 기대할 경우에는, 깊은 도우너 준위밀도(N_TD)와 깊은 억셉터 준위밀도(N_TA)가 거의 같은 정도인 것이 바람직하다. 또 해당 도우너, 억셉터 준위는(에너지 금지대의 하부, 상부에 각각 위치하므로, 반절연막 중의 해당도우너, 억셉터준위는 무전계하에서는 이온화되있지 않고, 막 자체도 중성이다.

따라서 상술한 반절연성피막(8)이 우수한 안정화 작용을 나타내는 것은, 제1조건인 적당한 반절영성과 이 제2조건의 준위밀도를 같이 만족하고 있기 때문이다.

또 Si기판의 위에 직접적으로 피착 형성된 깨끗한 SiO₂층은 본 발명과 같은 깊은 도우너 준위, 억셉터 준위를 거의 포함하고 있지 않다.

또 실험에 의하여, 반절연층(8)의 두께 t는 이것이 너무 얇으면, 목적하고 있는 효과를 충분히 얻을 수 없다는 것을 알았다. 이것은 피막자체가 얇으면 전계가 새어나오게 되고, 반도체표면에 영향을 주는 결과라고 생각된다. 본 발명의 효과를 얻는 반절연층의 두께 t는

이었다. 두께에 관한 상한은 실제로 이 발명을 응용하는 반도체 소자에 의하여 다르다. 너무 두꺼우면 반도체재료와의 열팽창 계수의 차에 의한 비틀어짐, 혹은 전극 금속의 배선의 단선등의 문제가 발생하므로 각 소자의 반도체재료와 반절연체 피막 그외의 조합으로 어느 상한이 정해진다.

제2도는 본 발명의 안정화피막 중의 산소의 농도분포를 도시한 것으로서, 같은 도면 횡측은 제1도의 Ⅱ-Ⅱ 선상의 단면에 있어서의 두께 방향의 위치를 표시하고, 절연층(7)과 반도체 기체와의 계면을 원점에 취한 것이다.

이 경우 반도체 기체(2)의 표면(6)에서 산소농도가 큰 SiO₂에 가까운 절연층(7)이 약 15Å의 두께를 가지고 있고, 여기서 약 22atom%의 산소원자를 함유하는 반절연층(8)이 여기에 적층되고, 다시 최상층으로서 산소 농도가 높으 SiO₂로부터 이루어지는 절연층(9)가 적층되어 있는 것을 도시하였다. 제1도의 절연층(7)의 산소 농도가 반도체표면(6)측에서 완만하게 변화하고 있는 것은 열산화법에 의하기 때문이다.

또 비교하기 위하여, 반도체표면(6)에 SiO₂층만을 피착한 종래의 안정화구조와, 반도체표면(6)에 직접 반절연층을 피착한 안정화구조의 각 산소농도분포를 제3도 및 제4도에 도시하였다.

다음에 본 발명을 저농도 에미터형 트랜지스터 LEC에 적용할 경우의 일예를 그 제법과 같이 상세하게 설명한다. 도시한 예에서는 NPN형 트랜지스터로, 이 경우 제5도에 도시한 바와같이 N형의 고불순물 농도의 실리콘 반도체 기판(11)상에이것에 비하여 충분히 낮은 불순물농도를 가진 N형의 실리콘 반도체층(12)를 에피택셜 성장하고, 이 반도체층(12)상의 1부에 선택적확산, 혹은 이온주입법에 의하여 P형의 매입영역(13)을 형성하고, 이 매입영역(13)위를 포함하여 반도체층(12)상에 이것과 같은 도전형식의 N형이 저불순물 농도의 실리콘 반도체층(14)을 에피택셜 성장한다. 그리고 이 반도체층(14)상에 예를들면 ＂링＂형 패턴을 가지고 선천적으로 매입영역(13)에 도달하는 깊이를 가지고 베이스 전극 취출영역(15)를 형성하고, 이 베이스 전극취출영역(15)에 의하여 둘러쌓인 부분에 선택적 확산에 의하여 N형의 고농도 확산영역(16)을 형성한다.

이렇게하여 주로 기판(11)과 반도체층(12)에 의하여 콜렉터영역을 형성하고, 또 주로 매입영역(13)과 베이스전극 취출영역(15)에 의하여 베이스영역을 형성하며, 반도체층(14)의 베이스영역에 의하여 둘러쌓인 부분에 의하여 에미터 영역을 형성하며, NPN 트랜지스터로 된다. (17)은 이 트랜지스터를 가진 반도체기체를 전체로 하여 표시하고, (18)은 영역(15) 및 (16)을 형성하기 위하여 기체17)의 표면에 형성된 SiO₂와 같은 불순물의 확산 마스크다.

다음에 제5b도에 도시한 바와같이, 기체(17)의 표면에 형성된 확산 마스크층(18)을 예를들면 엣칭에의하여 제거하고, 기체(17)의 표면, 특히 반도체층(14)의 에미터접합 Je의 단연부가 임하는 부분상을 포함하여, 예를들면 전면적으로 열산화에 의하여 5 내지 25Å의 두께로 반도체 산화를 피막의 SiO₂피막(7)을 형성하고, 이 피막(9)위에 반절연층(9)를 형성한다. 이 반절연층(9)는 화학적 기상성장법(이하 CVD법이라 함)에 의하여 산소를 도우프한 예를들면 두께가 5000Å인 다결정층을 하층에 형성하고, 이 위에 동일하게 CVD법에 의하여 예를들면 1500Å두께의 질소를 도우프한 실리콘의 다결정층을 형성한 다층구조로 할수 있다. 이 산소를 도우프한 실리콘의 다결정층을 얻는 방법으로서는 Si의 공급원으로서 SiH₄를 사용하고, 산소 O의 공급원으로서 특히 NO, 혹은 N₂O 또는 NO₂와 같은 질소의 산화물을 사용하고, 이들의 기체를 N₂캐리어 개스와 같이 가열로 중에서 600 내지 750℃ 예를들면 650℃로 가열된 기체(17)위에 송치한다. 이렇게하면 이 기체(17)의 표면에 형성된 SiO₂층(7)위에 산소가 도우프된 다결정 실리콘층이 형성된다. 다음에 이들위에 질소가 도우프된 실리콘 다결정층을 형성하는데는, 질소의 공급원으로서 NH₃를 사용하고, 이 기체를 산소의 공급원에 대신하여 SiH₄와 같이 가열로중에 송치하므로써 N가 도우프된 다결정 실리콘층을 생성한다.

이와같이 하여 형성하 반절연층(8)위에는 필요에 따라 절연층(9), 에를들면 SiO₂, Si₃N₄층을 주지의 기술, 예를들면 CVD법에 의하여 피착 형성한다.

다음에 제5도 c에 도시한 바와같이, 베이스 전극 취출영역(15)위에 베이스 전극창(19b)를 에미터의 고농도영역(16)위에 에미터 전극창(19e)를 각각 화학적 엣칭, 프라스마 엣칭등에 의하여 도시에 첨설한다. 이 전극창열기를 행한후는, 이들창(19b) 및 (10e)를 통하여 노출한 반절연층(8)의 측면을 필요에 따라 산화하여 SiO₂막을 형성할 수 있다. 그후 이들창(19b) 및 (19e)를 통하여 영역(15) 및 (16)에 각각 베이스전극(20b) 및 에미터전극(20e)를 오-믹 피착한다.

이와같이하여 얻은 트랜지스터는 그 기체(17)의 표면의, 특히 에미터 접합 Je의 단연부가 임한 부분과, 여기서부터 에미터 영역상의 고농도영역(16)이 형성되어 있지않은 부분상에는, 얇은 SiO₂막(7)를 통하여 반절연층(8)이 형성되어 있도록 한다.

이와같은 구성에 있어서 그 에미터 영역의 에미터 접합 Je와 접하는 부분의 농도, 즉 반도체층(14)의 불순물 농도는 10¹⁵/㎤ 정도의 낮은 농도로 선정하고, 이들 위의 고농도 영역(16)은 10²⁰/㎤정도로 선정하여, 양자간에 0.2eV 정도이상의 전위장볍을 가진 L-H 접합 J_LH를 형성한다.

이와같은 구성에 의한 트랜지스터에 있어서는, 그 에미터 영역의 불순물 농도가 충분히 낮게 선택되고 또 농도가 충분히 낮은 예를들면 결정성이 좋은 층으로서 형성할 수 있으므로서 소수 캐리어의 수명은 충분히 크다. 그리고 L-H 접합 J_LH와 에미터 접합 Je 사이의 간격이 소수 캐리어(정공)의 확산 거리보다 짧다고 하면 L-H접합 J_LH에 의한 장벽의 존재에 의하여 P형의 베이스영역의 특히 매입영역(13)에서 에미터 영역에 주입되고 L-H 접합 J_LH에 달한 소수 캐리어(정공)는, 이 장볍에 의하여 지지되어 압려(押戾)되므로, 이 소수 캐리어의 농도가 크게되어 에미터에의 소수 캐리어의 주입이 억제되어 에미터 주입효율 r이 크게되고 높은 h_FE를 나타낸다.

특히 상술한 본 발명 구성에서는, 에미터 접합 Je의 표면과 에미터 영역의 고농도영역(16)이 형성되어 있지 않은 부분의 표면에서 얇은 SiO₂막(7)을 통하여 반절연층(8)이 피착된 표면 안정화층이 형성되어 있으므로서, 특히 특성이 안정하고 높은 h_FE의 저잡음의 트랜지스터로 된다. 이것은 표면이 반절연층(8)에 의하여 덮혀져 있으므로(이것의 밑에 절연성 SiO₂산화막(7)이 존재하고 있으나, 이것은 터널형상이 생길정도로 얇으므로), 절연츠에 의하여 덮혀져 있는 경우와 같이 예를들면 외부에서의 전하에 의하여, 혹은 이 전하의 축적에 의하여 반도체 기체표면에 불안정한 영향을 미치는 일이 없는것, 또 특히 에미터접합 Je의 표면 및 에미터 영역의 고농도영역(16)이 형성되어 있지 않은 부분에 있어서의 반절연층(8) 밑에는 SiO₂막(7)이 존재하고 있기 때문에 반절연층(8)을 직접 반도체기체에 피착한 경우에 비하여, Qss 및 표면재결합의 저감화를 도모할 수가 있고, 이로인하여 에미터접합 표면에 있어서의 리이크전류를 감소할수가 있고, 또 h_FE의 향상, 잡음의 저감화라르도모할 수가 있다. 또 이와같이 하여 얻은 LEC 트랜지스터는 수소 분위기 중에서 500℃ 30분간 열처리를 행한다. 이와같은 수소열처리를 행한 LEC트랜지스터는 그 h_FE가 다시 높아졌다.

여기서 반도체기체 표면에 SiO₂층만을 표면안정화층으로서 형성한 종래의 LEC 트랜지스터 T_A와, 반도체기체 표면에 산소가 도우프된 실리콘 다결정층만을 표면완정화층으로서 형성한 LEC 트랜지스터 T_B와 상술한 본 발명에 의한 LEC트랜지스터 T_C의 각 h_FE를 상술한 수소 분위기중의 열처리 전과 처리후에 대하여 측정한 결과를 표 1에 열거한다.

[표 1]

이것으로부터 명백한 바와같이, 본 발명에 의한 LEC 트랜지스터 T_C는 높은 h_FE를 나타낸다.

상술한 예는 본 발명을 LEC 트랜지스터에 적용한 경우이지만, 다른 각종 반도체장치에 본 발명을 적용할 수가 있다.

제6도는 반도체 집적회로에 본 발명을 적용한 경우를 도시한 것으로 이 예에서는 P형의 실리콘 기판(100)위에 N형의 실리콘층(101)이 기상 성장되어 이루어지는 반도체기체(102)에 P형의 아이소레이숀(절연)영역(104)에 의하여 분리된 영역에 각각 NPN 트랜지스터(1050와 다이오드(106)이 형성되어 있다. 그리고, 적어도 그 순방향 바이어스가 부여되는 트랜지스터(105)의 에미터접합 Je 및 다이오드(106)의 접합 J를 덮어서(도시한 예어서는 다른 각 PN접합 및 아이소 레이숀영역(104)에 의하여 형성되는 PN접합의 표면을 덮어서), 제5도에 대하여 설명한 것과 같은 반도체산화물 피막(SiO₂피막)(7)과, 이것의 위에 반절연층(8)과, 다시 이 위에 SiO₂와 같은 절연층(9)를 피착형성한 것이다.

제7도에 도시한 예는 공통의 실리콘 반도체기체(110)위에 N채널형의 절연게이트형 전계효과 트랜지스터(111)와, P채널형의 절연게이트형 전계효과 트랜지스터(112)가 형성된 것으로서, 각 PN접합의 표면을 덮어서, 제5도에 대하여 설명한 바와같은 반도체 산화물 피막(7)과, 반절연층(8)과, 절연층(9)를 피착형성한 것이다.

또 제8도에 도시한 예는 반도체기체(113)에 채널 형성영역(114)를 형성하고 여기에 상부 게이트 영역(115)를 형성하여 접합형 전계효과 트랜지스터가 형성된 것으로서, 이 경우에 있어서도 기체(113)의 각 PN접합이 임하는 표면에, 제5도에 대하여 설명한 바와같은 반도체산화물 피막(7)과, 반절연층(8)과 절연층(9)를 피착 형성한 것이다.

또 본 발명은 상술한 예에 한정되지 않고 각종의 반도체장치에 적용하여, 그 리이크전류의 감소, 표면재결합에 의한 특성저하 등의 개선을 도모하고, 특성의 안정화를 도모할 수 있는 것이다.

Claims (1)

1. 본문에 설명하고 도면에 도시한 바와같이, 반도체표면에 직접 접하여 설치된 5Å이상 25Å이하의 두께의 반도체 산화물 피막과, 이 산화물 피막상에 설치된 10¹¹Ω/□ 이상 5×10¹⁴Ω/□이하의 면저항을 가진 반절연층을 갖는 반도체 장치.

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