TW200428535A - Bipolar transistor and integrated circuit device - Google Patents

Bipolar transistor and integrated circuit device Download PDF

Info

Publication number
TW200428535A
TW200428535A TW93104929A TW93104929A TW200428535A TW 200428535 A TW200428535 A TW 200428535A TW 93104929 A TW93104929 A TW 93104929A TW 93104929 A TW93104929 A TW 93104929A TW 200428535 A TW200428535 A TW 200428535A
Authority
TW
Taiwan
Prior art keywords
layer
emitter
base
type
region
Prior art date
Application number
TW93104929A
Other languages
English (en)
Inventor
Junko Iwanaga
Takeshi Takagi
Akira Asai
Tohru Saitoh
Yoshihiko Kanzawa
Original Assignee
Matsushita Electric Ind Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Matsushita Electric Ind Co Ltd filed Critical Matsushita Electric Ind Co Ltd
Publication of TW200428535A publication Critical patent/TW200428535A/zh

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0804Emitter regions of bipolar transistors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1004Base region of bipolar transistors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70Bipolar devices
    • H01L29/72Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/73Bipolar junction transistors
    • H01L29/737Hetero-junction transistors
    • H01L29/7371Vertical transistors
    • H01L29/7378Vertical transistors comprising lattice mismatched active layers, e.g. SiGe strained layer transistors

Description

200428535 玖、發明說明: 【發明所屬之技術領域】 本發明係有關一種電流增益變動小的雙極電晶體。 【先前技術】 近年來已實現一種在基極層使用矽鍺(以下稱SiGe)半導 體之異質接合型雙極電晶體(以下稱ΗΒτ),並且在可攜式通 訊機器等類比高頻電路,亦利用採用矽基板之半導體元 件。伴隨於此,對於雙極電晶體要求更進一步提升高頻特 性,並追求基極層之薄層化及摻雜物之高濃度化等。 將基極層薄層化時,可能發生的狀況之一為電晶體特性 文動的產生。為了解決此狀況、獲得均一特性之電晶體, 如特開2001-68480號公報及特開平丨_296664號公報等所揭 不,進行基極層之Ge輪廓及雜質之摻雜輪廓(D〇pmg Profile)之最適化。 圖9係表不為了獲得高速且高精度特性而提案,採用具有 代表性之傾斜型Ge輪廓之SlGe2HBT(本說明書中簡稱 SiGe-HBT)之構造之剖面圖(參考特開2〇〇1-6848〇號公報)。 如圖9所示,以往的SlGe-HBT1〇〇〇形成於Si半導體基板} 上。Si半導體基板〗之上部形成有^半導體所組成之n型集極 層2 ’以及溝槽隔離區域Ua&m。而且,於^半導體基板 1上之區域Ra,在11型集極層2上依序形成SiGe半導體所組成 之無摻雜間隙層3、SlGe半導體所組成之?型基極層4、SiGe 半導體所組成in型射極層5 ' Sl半導體所組成之11型射極層 6及多晶矽半導體所組成之η型射極層7,與無摻雜間隙層
O:\91\91621.DOC 200428535 3、p型基極層4及η型射搞屉^ L ^層6郴接而形成多晶矽所組成之p 乂外部基極層1 2。於Ό刑冰立曾 、Ρ土外邛基極層12上形成有基極電極 9 ’ η型射極層7上形成有射^帝 射極兒極10。並且,於Si半導體基 板1上之區域Rb,在^型隼揣爲9 l r丄 玉市柽層2上形成有集極電極8。 通常’由構成無摻雜間隙層3、㈣基極層…型射極層5 之s:Ge所組成之半導體層係於。型集極層2上,以蟲晶沈積 而形成’於其上方形成摻雜n型摻雜物之多晶矽所組成的n 型射極層7 ’以熱擴散使㈣射極層7中之n型換雜物擴散於 所組成之半導體!’形成基極—射極接合。以熱擴散 形成基極一射極間之pn接合係由於無法同時將η型及p型磊 晶沈積;於!!型射極層7使用多晶矽係由於多晶矽的沈積速 度陕。右欲避免裝置的Ge污染時,如本以往例_般,將siGe 所組成之半導體層結晶沈積之後,疊層Si半導體層(亦即n 型射極層6),製成覆蓋SiGe所組成之半導體層的構造。 由SiGe所組成之半導體層之Ge組成係由射極側朝向集極 側增大而構成。藉由如此增加Ge組成,於SiGe所組成之半 V體層内’能帶逐漸縮小,導電帶(c〇nducti〇n Band)傾斜。 由於此傾斜,行經p型基極層4之電子被漂移電場所加速, 南速地由η型射極層5朝向n型集極層2而通過p型基極層4,
SiGe-HBTl〇〇〇將能以高速動作。 圖10係表示圖9所示之沿著X-X線方向之SiGe-HBT1000 之Ge輪廓圖。橫軸係表示由^型射極層7上面之結晶體中之 深度’縱軸係表示Ge組成比(%)。又,圖1 〇中表示形成於射 極、基極及集極之各接合附近之空乏層。
O:\91\91621.DOC 200428535 上述以往之SiGe-HBTlOOO之特徵在於,p型基極層4之帶 隙比射極、極之TfT隙小,並且具有在與射極接合附近保 持一定、朝向與集極之接合部而減少之分佈。特別是如圖 10所示,形成於基極一射極接合附近之空乏層之基極側之 端部Β係帶隙位於一定位置而構成。 上述以往之SiGe-HBTl〇〇〇的優點在於,即使η型射極層5 之深度由於製程之變動而變化,空乏層之基極側之端部位 置Β變化時’端部位置Β之Ge組成仍為一定,故集極電流難 以變動。 [專利文獻1]特開2001-68480號公報 [專利文獻2]特開平1-296664號公報 【發明内容】 如先前所說明,於上述以往之SiGe-HBT1〇〇〇,由構成無 摻雜間隙層3、p型基極層4及η型射極層5之SiGe所組成之半 導體層係於η型集極層2上,以磊晶沈積而形成,於其上方 形成摻雜η型格雜物之多晶石夕所組成的^型射極層7 ,以熱擴 散使η型射極層7中之η型摻雜物擴散於SiGe所組成之半導 體層,形成基極一射極接合。 然而,如上述所製作之SiGe-HBTlOOO,例如·· ^型射極 層7與η型射極層6之界面附著氧化物等雜質,或者失去11型 射極層7與η型射極層6之界面之平坦性等,基極電流產生變 動。因此,上述SlGe-HBT1000雖可抑制集極電流的變動, 但無法抑制基極電流的變動。故,抑制基極電流與集極電 流之比,亦即電流增益(hfe)變動的效果亦小。
O:\91\91621.DOC 200428535 “:、、丨而例如·於同一基板上所製作之複數SiGe-HBT間之 2机增盈(hfe)變動會直接影響製品的良率。特別是在差動 甩路所構成之積體電路裝置,鄰接2W@SiGe_HBT的特性 大致均。故,不僅是集極電流,重要的是同時減低基 極電流變動,抑制電流增益(hfe)變動。 本發明係有鑑於上述事由而實現者,其目的在於提供一 種包衣增盈(hfe)變動小的雙極電晶體。 备月之雙極電晶體具備:集極層;基極層,其係鄰接 ;上述木極層而形成者;及射極層,其係鄰接於上述基極 曰而幵/成者’且上述射極層具有:第一射極區$,其係鄰 接於上述基極層者;及第二射極區域,其係鄰接於上述第 射極區域,帶隙比上述第一射極區域大者;藉由與上述 基極層之接合,形成於上述射極層内之空乏層僅位於上述 苐一射極區域内。 f由此構成’於射極區域内將存在載體再結合確率 上歼之中性區域。若第一射極區域内若形成中性區域,則 基極電流增大,相對於基極電流本身的值,基極電流的變 ,將充$交小。故’基極電流的變動被抑制,作為基極電 流與集極電流之比之電流增益⑽)的變動被抑制。故,即 使將本發明之雙極電晶體製作於複數晶圓i,由於各晶圓 間之基極電流及電流增益(hfe)變動小,故製造良率提升。 上述第一射極區域之最大厚度宜在1〇 nm以上。 上述第-射極區域亦可為SlG^SlGeC所組成之構成。 上述第一射極區域宜比上述基極層多含有氧。
O:\9I\91621.DOC 2U0428535 :此’於第-射極區域内形成再結合中心,載體的生命 期縮短。因此’再結合電流增大’基極電流增大。故,可 更減低基極電流及電流增益(hfe)之變動。 亦可在構成上進-步具備第三射極區域,其係鄰接於上 述第二射極區域而設置,並由多晶矽所組成者。 、本毛明之雙極電晶體之構成係基極—射極間之施加電壓 為〇·7 V時,射極面積每1平方微米流過〇.3χΐ(Τ6安培以上之 基極電流。 本發明之積體電路裝置具備:基板;及形成於上述基板 上之複數雙極電晶體;且上述複數雙極電晶體分別具備: 集㈣’其係形成於±述基板上者;基極層,其係鄰接於 上述集極層而形成者;及射極層,其係鄰接於上述基極層 而开:成者,上述射極層具有:第一射極區$,其係鄰接於 上述基極層者;及第二射極區域,其係鄰接於上述第一射 極區域,帶隙比上述第一射極區域大者;#由與上述基極 層之接合,形成於上述射極層内之空乏層僅位於上述第一 射極區域内。 於上述複數雙極電晶體之各個,基極電流之變動被抑 制,作為基極電流與集極電流之比之電流增益(hfe)的變動 被抑制。故,設置於丨個基板上之複數雙極電晶體間之基極 電流及電流增益(hfe)的變動小,因此在要求設置於丨個基板 上之各雙極電晶體具備大致均一特性時,可獲得高良率之 積體電路裝置。 【發明效果】
O:\9I\91621.DOC -10- 200428535 根據本發明,可提供一種電流增益(hfe)之變動小的雙極 電晶體。 【實施方式】 以下,參考圖式說明本發明之實施型態。再者,本說明 書中’為了避免繁雜的記載,使本發明易於理解,故對於 與以往之SiGe-ΗΒΤΙΟΟΟ共通之構成要素係使用共通的參 考符號。 圖1係表示本實施型態之SiGe-HBT之構造之剖面圖。 如圖1所示,本實施型態之SiGe_H]BT100形成於Si半導體 基板1上。Si半導體基板丨之上部形成有Si半導體所組成之^ 型集極層2及溝槽隔離區域1 la及1 lb。又,於Si半導體基板 1上之區域Ra,在n型集極層2上依序形成SiGe半導體所組成 之無摻雜間隙層3、SiGe半導體所組成之?型基極層4、Si^ 半導體所組成之n型射極層5a、以半導體所組成之η型射極 層6a、多晶矽所組成之η型射極層7,鄰接於無摻雜間隙層 3、Ρ型基極層4及〇型射極層以,形成多晶石夕所組成之ρ型外 部基極層12。於ρ型外部基極層12上形成有基極電極9,於η 型射極層7上形成有射極電極⑺。i且’於si半導體基板丄 上之區域Rb ’在㈣集極層2上形成有集極電極8。 由構成無摻雜間隙層3、p型基極層…型射極層“之 I:所=之半導體層係於η型集極層2上,以蟲晶沈積而 乂 、/、上方形成摻雜n型摻雜物之多晶矽所組成的11型 射極層7 ’以熱擴散使_射極層7中之
SiGe所組成之本道舰成 ^ 成之+導體層,形成基極—射極接合。又,本實
O:\91\9I621.DOC -11- 200428535 施型態,與以往㈣,使⑽所組成之半導體層結晶沈積 後且層呂1半$體層(亦即n型射極層6a),製成覆蓋^Ge 所組成之半導體層的構造。再者,本實施型態中,採用咐) 作為η型摻雜物,採用B(硼)作為p型摻雜物。 總言之,本實施型態之SlGe_HBT1⑻具有大致與以往之 SiGe-则_相同之剖面構造。但是,n型射極層化不同於 以往之SiGe-HBTl〇〇〇。此係說明如下。 圖2係表示圖1所示之沿著^線方向之SiGe_HBTi⑼之^ 輪廓及雜質輪廓圖。橫軸係表示由n型射極層7之上面的深 度,縱軸係表示Ge組成比(%)及雜質濃度⑷⑽卜㈣-3)。又, 圖2中表不形成於基極一射極接合附近之空乏層之射極側 之端部A及基極側之端部b。 如圖2所示,由構成無摻雜間隙層3、卩型基極層4&n型射 極層5a之SiGe所組成之半導體層係Ge由射極側朝向集極側 逐漸增加之傾斜型輪廓。具體而言,在p型基極層4内,Ge 組成由15%增加至27%,在基極—射極接合附近為15%,保 持在一疋。比較圖2及圖1 〇,可知本實施型態之 SiGe-ΗΒΤΙΟΟ中,Ge深入分佈於射極側。 如圖10所示’以往之SiGe-ΗΒΤΙΟΟΟ中,在Ge組成比為一 定(15 %)分佈之處有基極一射極接合,但形成於基極一射極 接合附近之空乏層之端部A不分佈於Ge組成比為一定 (1 5 %)的區域。總吕之’形成於基極一射極接合附近之空乏 層超過η型射極層5,甚至在n型射極層6a内部形成。 另一方面,如圖2所示,本實施型態之SiGe_HBT100中, O:\91\91621.DOC -12- 200428535 在Ge組成比為一定(15%)分佈之處有基極—射極接合,形成 於基極、射極接合附近之空乏層之端部A及B均分佈於Ge 、、且成比為一疋(15%)的區域。總言之,形成於基極—射極接 3附近之二乏層僅形成於^型射極層5 a内部。 亚且,如圖2所示,本實施型態之SlGe_HBT1〇〇*,藉由 基極—射極接合而形成於射極側之中性區域N亦分佈於Ge 組成比為一定(15%)之區域(亦即η型射極層5a)。參考圖3說 明此情況。 圖3係表示在與基極層之接合附近之射極層,具備組成 比15%之SiGe半導體所組成之部分iSiGe_HBT之能帶輪廓 及載體濃度之輪廓圖。在此,Ec為導體的下端,Ev為價電 子帶的上端。 在以以半導體與Si半導體之異質接合中,SiGe半導體之 帶隙較窄,SiGe半導體與以半導體之帶隙差係如圖3中之圓 C1所示’出現於價電子帶(Valence Band)。因此,如圖3中 之圓C2所示,在射極層之SlGe半導體所組成之部分,電洞 密度變高。總言之,在射極層之SlGe半導體所組成的部分, 容易儲存電洞。 此於本實施型態之SiGe-ΗΒΤΙΟΟ亦同理可推。亦即,本 實施型態之SiGe-HBTlOO之η型射極層5a含有15% Ge,故相 較於Si半導體所組成之η型射極層6a,^型射極層5a之價電 子帶上昇。因此,於n型射極層5a形成容易儲存電洞之中性 區域(圖2中之區域N)。 如此’本實施型態之SlGe-HBT100中,在基極—射極接 O:\91\9162I.DOC -13 - 200428535 合之射極側形成中性區域N,中性區域]^之帶隙窄,作為少 數載體之電洞的密度高,故載體在結合之確率上昇。因此, 在與以往之SlGe-HBT1000完全相同之動作條件下’於本實 施型態之SiGe-ΗΒΤΙΟΟ,基極電流將增大。 圖4係表示本實施型態之SlGe_HBT1〇〇之基極電流及n型 射極層5a之厚度之關係圖。在此,橫軸係將圖丨所示之沿著 I-Ι線方向2SlGe-HBT100之深度,以基極—射極接合為°原 點而表示。縱軸表示基極電流及Ge組成比。又,一併記載 硼(B)及磷(P)之雜質輪廓模式圖。 圖4係由構成無摻雜間隙層3、?型基極層4&n型射極層& 之SlGe所組成之半導體層之&組成由基極—射極接合=朝 向基極側,一定區域的厚度成*1〇nm’由基極—射極接合 面至η型射極層7下面的厚度固定在2〇 nm,變化η型射極層 53及1!型射極層6a之膜厚,使成為〇 nm/2〇 nm(圖中勾、5 nm/15 nm(圖中 b)、10 nm/1〇 nm(圖中 c)、15 nm/5 nm(圖中 d),以比較基極電流之結果。又’亦表示使上述_所組 成之半導體層之Ge組成-定之部分的厚度為5麵,構成n 型射極層6aiSl所組成之半導體層膜厚為25nm,形成於上
Ge所組成之半導體層±,不形成^型射極層^之情況 (圖中e)。再者,於SlGe所組成之半導體沈積時,摻雜心 1019 atoms · cm'3之侧(B)。 根據圖4’相較於未形成n型射極層化之情況,隨著n型射 極層5a之厚度變厚,基極電流增大。特別是η型射極層^之 厚度在iOnm以上時,增加率變大。此乃由於變成上述厚度
O:\91\91621.DOC -14- 200428535 時,η型射極層5a將含有中 區域,口此而增加之再結合電 λ/IL所致。疋里而ό,基極雷厭炎^ — ? 兒壓為〇·7 V,集極電流為15 v時, 射極面積每1 μηι2之基極φ、、亡 8 Α 炫兒流在0·3χ10 δ八以上時會出現效 果。 一般而言’將多晶石夕用於射極之雙極電晶體之基極電流 及電流增益(_之變動亦可藉由多晶矽形成前之表面處理 等而改善。因Λ ’原因可能是形成於射極之多晶矽界面之 氧化物或其他雜質的存在等,但原因並不完全明確。故, 難以將基極電流及電流増益(hfe)控制在現今以上之高精 度。 然而,製作之電晶體之現狀製程所導致的基極電流變動 與藉由真性半導體部分所流過之基極電流本身的值較接 近。因此,藉由本實施型態,若使基極電流增大,則相對 於基極電流本身的值,變動將變得不明顯。總言之,可減 低基極電流之變動。當然,亦可減低電流增益(hf〇之變動。 又’與以往例相同,本實施型態之SiGe_HBT1〇〇中,集 極電流的變動小,故可更減低電流增益(hfe)之變動。 亚且’本實施型態之SiGe-HBTlOO中,基極一射極接合 形成於帶隙小的SiGe半導體中,故可使低基極電壓成為開 啟電壓。因此,本實施型態iSiGe-HBT100可低電壓動作, 亦適於低耗電電路。 再者’本實施型態係以Si半導體及SiGe半導體之HBT為 例而說明,但組合SiGeC半導體、SiC半導體等其他半導體 材料’製成同樣之能帶構造而形成者,亦可獲得相同效果。
O:\91\9I621.DOC -15 - 200428535 以下,說明使SiGeC所組成之半導粬 千導肢層結晶沈積之方法。
SiGeC層係採用超高真空化學 礼相沈積裝置(UHV-CVD 裝置),在10_8 Ton*以下之超高直办北 / 门”二月壓下進行結晶沈積而 形成。原料氣體使用例如:Sl?H氧 6虱體作為Si原料,GeH4氣 體作為Ge原料,SlH3CH3氣體作 F 原枓。例如:若在490 °C,以氣體壓 7xl0·5 T〇rr將Sl2H 氣 # @ a 2 6虱體結晶沈積,以氣體壓 1.7xHT Torr將GeH4氣體結晶沈積 償以虱體壓5xl〇-6Torr將
SiHbCH3氣體結晶沈積,將獲得〇 卞e/辰度22〇/〇、光柵位置C濃 度為0.8。/。之SiGeC結晶。 η型射極層5a之Ge組成比與其為你u 、苟例如· 5%等低組成比, 不如為本實施型態所示之15%等高組成比,由於電洞的儲 存會變多,古文較適宜。特別是若使n型射極層53之&組成比 為在7%以上之組成比時,再結合電流將顯著增大。 又,若於η型射極層5a添加氧,使比?型基極層4之含氧量 多’則形成再結合中心’載體之生命期將縮短。因此,再 結合電流增大,基極電流增大。,文,可更減低基極電流及 電流增益(hfe)之變動。圖5係表示&組成比為15%至3〇%時 2S!Ge半導體之載體生命期之含氧濃度依存性之示意圖。 由於含有氧,載體之生命期變短。再者,於㈣射極層h添 力氧的方法係形成構成無摻雜間隙層3、p型基極層4及打型 射極層5aiSlGe所組成之半導體層,其後注入氧。又,亦 可於slGe所組成之半導體層之結晶沈積時,添加〇2氣體。 又,以SiGeC半導體取代SiGe,形成構成無摻雜間隙層3、 P型基極層4及η型射極層5aiSlGe所組成之半導體層亦
0\91\9162I.DOC -16- 200428535 可。於η型射極層5a形成起因於光柵間碳之再結合中心,可 縮短載體生命期。因此,可促進再結合電流,更減低基極 電流及電流增益(hfe)之變動。圖6係表示於本實施型態之 SiGe-HBTl 00,於SiGeC所組成之半導體層形成無摻雜間隙 層3及p型基極層4而成為SlGeC_HBT時之基極電流之碳組 成依存性之不意圖。如圖6所示,在0.2%至〇·8%的範圍内, 隨著碳組成的增大,起因於再結合電流之基極電流增大。 同樣地,即使以SlC半導體取代SlGe,形成構成無摻雜間 隙層3、p型基極層4及η型射極層化之义^所組成之半導體 層,仍可於η型射極層5a形成起因於光栅間碳之再結合中 心,縮短載體生命期。因此,可促進再結合電流,更減低 基極電流及電流增益(hfe)之變動。 圖7及圖8係表示採用本實施型態之SiGe-HBT1〇〇之電路 之不意圖。此等電路為例如:可攜式通訊系統及光通訊系 統所使用之放大電路。 於圖7所示之電路,各電晶體1〇1〜1〇6之構造完全與本實 施型恶之SiGe-HBTl 〇〇相同。圖8所示之電路中,電晶體 及202之構造分別與本實施型態之SlGe-HBTl〇〇完全相同。 任一情況中,採用本實施型態之電流增益變動小的 SiGe-HBTlOO製作積體電路裝置,將可獲得各 特性均一,良率高之積體電路裝置。 又,不僅止於圖示之放大電路,適用於振盪電路、合成 器、PLL(Phase Locked Loop :鎖相環路)、混頻器、多工器、 解多工器等構成通訊系統之其他區塊之積體電路裝置,亦 O:\91\91621.DOC -17- 200428535 可獲得mHBT之特性大致均—、高良率之積體電 置。 " 【產業上之利用可能性】 本發明之雙極電晶體係使用於積體電路裝置等,其係構 成以可攜式通訊機器、無線LAN等為首之要求高頻特性之 放大電路及混頻器等者。 【圖式簡單說明】 圖1係表示本實施型態之SlGe-HBT之構造之剖面圖。 圖2係表示圖1所示之沿著J丄線方向之SiGe_HBTi㈧之& 輪磨及雜質輪康圖。 圖3係表示在與基極層之接合附近之射極層,具備&組成 比HyoiSiGe半導體所組成之部分之SiGe-HBT之能帶輪廓 及載體濃度之輪廓圖。 圖4係表示本實施型態之SiGe-HBTl〇〇之基極電流及11型 射極層5a之最大厚度之關係圖。 圖5係表示Ge組成比為15%至30%時之SiGe半導體之載體 生命期之含氧濃度依存性之示意圖。 圖6係表示於本實施型態之SiGeC-HBT之基極電流之碳 組成依存性之示意圖。 圖7係表示採用本發明之實施型態之SiGe-HBT之電路之 示意圖。 圖8係表示採用本發明之實施型態之SiGe-HBT之電路之 不意圖。 圖9係表示以往之SiGe-HBT之構造之剖面圖。
O:\91\91621.DOC -18- 200428535 圖10係表示圖9所示之沿著X-X線方向之SiGe-HBT之Ge 輪腐圖。 【圖式代表符號說明】 1 2 3 4 5, 5a 6,6 a 7 8 9 10 11a,lib 12
Si半導體基板 n型集極層 無摻雜間隙層 Ρ型基極層 η型射極層 η型射極層 η型射極層 集極電極 基極電極 射極電極 溝槽隔離區域 ρ型外部基極層 101,102, 103,104, 105, 106, SiGe-HBT201, 202, 100, 1000 O:\91\91621.DOC -19-

Claims (1)

  1. 200428535 拾、申請專利範圍: !· 一種雙極電晶體,其係具備·· 集極層; 基極層,其係鄰接於上述集極層而形成者;及 射極層,其係鄰接於上述基極層而形成者;且 迷射極層具有··第一射極區域,其係鄰接於上述基 極層者;及第二射極區域’其係鄰接於上述第—射極區 域,帶隙比上述第一射極區域大者; 猎由與上述基極層之接合,形成於上述射極層内之空 乏層僅位於上述第一射極區域内。 2·如申請專利範圍第丨項之雙極電晶體,其中 上述第一射極區域之厚度為10 nm以上。 3·如申請專利範圍第丨項之雙極電晶體,其中 上述第一射極區域係由SiGe4SiGeC所組成。 4·如申請專利範圍第3項之雙極電晶體,其中 上述第一射極區域比上述基極層多含有氧。 5.如申請專利範圍第3項之雙極電晶體,其中 進步包含第二射極區域,其係以鄰接於上述第二射 極區域之方式設置,並由多晶矽所組成者。 6· 士申明專利範圍第丨至5項中任一項之雙極電晶體,其中 基極〜·射極間之施加電壓為〇 7 V時,射極面積每丨平方 微米流過0·3χ10-6安培以上之基極電流。 7· 一種積體電路裝置,其係具備:基板;及形成於上述基 板上之複數雙極電晶體;且 O:\91\91621.DOC 200428535 上述複數雙極電晶體分別具備: 木極層,其係形成於上述基板上者; 基極層’其係鄰接於上述集極層而形成者 射極層,其係鄰接於上述基極層而形成者·’ 上述射極層具有:第一射極區域,其係鄰’ 極層者;及第二射極, i 、 u 册w /、#接於上述第一射極區 域’耶隙比上述第-射極區域大者; 措由與上述基極層之接合,形成於上述射極層内之空 乏層僅位於上述第—射極區域内。 O:\91\91621 DOC
TW93104929A 2003-02-26 2004-02-26 Bipolar transistor and integrated circuit device TW200428535A (en)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2003048914A JP2006179507A (ja) 2003-02-26 2003-02-26 半導体装置

Publications (1)

Publication Number Publication Date
TW200428535A true TW200428535A (en) 2004-12-16

Family

ID=32923304

Family Applications (1)

Application Number Title Priority Date Filing Date
TW93104929A TW200428535A (en) 2003-02-26 2004-02-26 Bipolar transistor and integrated circuit device

Country Status (3)

Country Link
JP (1) JP2006179507A (zh)
TW (1) TW200428535A (zh)
WO (1) WO2004077570A1 (zh)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
ATE497637T1 (de) * 2005-09-30 2011-02-15 Nxp Bv Halbleiterbauelement mit einem bipolaren transistor und herstellungsverfahren dafür
CN102412282B (zh) * 2011-01-13 2014-05-21 上海华虹宏力半导体制造有限公司 锗硅异质结双极型晶体管的基区结构

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6074536A (ja) * 1983-09-30 1985-04-26 Toshiba Corp 半導体装置の製造方法
JPH0727972B2 (ja) * 1987-10-12 1995-03-29 日本電気株式会社 メモリ−回路素子
JP3658745B2 (ja) * 1998-08-19 2005-06-08 株式会社ルネサステクノロジ バイポーラトランジスタ
JP2002270817A (ja) * 2001-03-13 2002-09-20 Nec Corp バイポーラトランジスタ
JP2002368004A (ja) * 2001-06-08 2002-12-20 Mitsubishi Electric Corp 半導体装置およびその製造方法
JP2003006486A (ja) * 2001-06-18 2003-01-10 Fuji Xerox Co Ltd 原価改善装置及び方法

Also Published As

Publication number Publication date
JP2006179507A (ja) 2006-07-06
WO2004077570A1 (ja) 2004-09-10

Similar Documents

Publication Publication Date Title
US6251738B1 (en) Process for forming a silicon-germanium base of heterojunction bipolar transistor
US6656809B2 (en) Method to fabricate SiGe HBTs with controlled current gain and improved breakdown voltage characteristics
US9059231B2 (en) T-shaped compound semiconductor lateral bipolar transistor on semiconductor-on-insulator
JP2013038336A (ja) 半導体装置
US7538004B2 (en) Method of fabrication for SiGe heterojunction bipolar transistor (HBT)
JPWO2010137146A1 (ja) ダイオードの製造方法、及び、ダイオード
US7842973B2 (en) Semiconductor device and manufacturing method of the same
US20180108763A1 (en) Semiconductor-on-insulator lateral heterojunction bipolar transistor having epitaxially grown intrinsic base and deposited extrinsic base
US6573539B2 (en) Heterojunction bipolar transistor with silicon-germanium base
US7605047B2 (en) Method for the integration of two bipolar transistors in a semiconductor body, semiconductor arrangement in a semiconductor body, and cascode circuit
TW200428535A (en) Bipolar transistor and integrated circuit device
JP2010278259A (ja) 半導体装置、及び、半導体装置の製造方法
US8039351B2 (en) Method of fabricating hetero-junction bipolar transistor (HBT)
CN102386121A (zh) 半导体器件和半导体埋层的制造方法
US7109567B2 (en) Semiconductor device and method of manufacturing such device
JP2008235560A (ja) ヘテロ接合バイポーラトランジスタ
JP2008060134A (ja) ヘテロ接合バイポーラトランジスタ
JPS62274660A (ja) 半導体装置およびその製造方法
JPH11177082A (ja) Mis型電界効果トランジスタおよびその製造方法
WO2003092079A1 (en) Enhanced cutoff frequency silicon germanium transistor
JPS62217659A (ja) 半導体装置
JPH05109745A (ja) 半導体装置
JPH05109748A (ja) 半導体装置およびその製造方法
JP2004273551A (ja) 半導体集積回路装置およびその製造方法
JPS62163370A (ja) ヘテロバイポ−ラトランジスタ