JPS60246666A - Ｍｉｓトランジスタインバ−タ− - Google Patents
Ｍｉｓトランジスタインバ−タ−Info
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- JPS60246666A JPS60246666A JP59102824A JP10282484A JPS60246666A JP S60246666 A JPS60246666 A JP S60246666A JP 59102824 A JP59102824 A JP 59102824A JP 10282484 A JP10282484 A JP 10282484A JP S60246666 A JPS60246666 A JP S60246666A
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- 239000000758 substrate Substances 0.000 claims abstract description 17
- 238000009792 diffusion process Methods 0.000 claims abstract description 13
- 239000012535 impurity Substances 0.000 abstract description 9
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/07—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common
- H01L27/0705—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common comprising components of the field effect type
- H01L27/0727—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common comprising components of the field effect type in combination with diodes, or capacitors or resistors
- H01L27/0738—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common comprising components of the field effect type in combination with diodes, or capacitors or resistors in combination with resistors only
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はＭ工Ｓトラン：ンスタインバーターに関する。
近年、６４にビットの１ｉｉ： Ｗが開始さｎたスタテ
ィック、ランダム、アクセス、メモリー（以下ＳＲＡＭ
と称す。）ハ、アクセスタイムの短縮や集積度の向上の
ために、基本セルをよｒ）微細化が容易な簡単な構造の
ものにすることが望まｎている。第１図は、現在広く用
いらｎているＳＲＡＭの基本セルを示す回路図で、４個
のＭ工８トランジスターと２個の負荷抵抗とからな９、
基本セル中にインバーター１が２個含まｎている。
ィック、ランダム、アクセス、メモリー（以下ＳＲＡＭ
と称す。）ハ、アクセスタイムの短縮や集積度の向上の
ために、基本セルをよｒ）微細化が容易な簡単な構造の
ものにすることが望まｎている。第１図は、現在広く用
いらｎているＳＲＡＭの基本セルを示す回路図で、４個
のＭ工８トランジスターと２個の負荷抵抗とからな９、
基本セル中にインバーター１が２個含まｎている。
従来例のＭＩＳ）ランジスタインバーターの断面図を第
２図に示す。インバーターは、１個のＭＩｓ）ランジス
タと１個の横型拡散抵抗とからなる。ＭＩＳ）ランジス
タは、Ｎ型半導体基板２内に拡散形成したＰウェル領域
３と、Ｐウェル領域３内に拡散形成し７）Ｎ型ソース、
ドレイン領域５と、Ｐウェル領域８上に形成したゲート
絶縁膜６と、ゲート絶縁膜６上に形成したゲート電極８
とからなり、横型拡散抵抗は、半導体基板２内に拡散形
成したＰ型抵抗領域４と、Ｐ型抵抗領域４内に拡散形成
したＰ型コンタクト領域１０とからなる。このような従
来例のインバーターでは、負荷抵抗値の変動を規格以下
に抑えるために、負荷抵抗の面積を少なくとも１０μｍ
ｘ ３０μｍにする必要があり微細化が困難であった
。
２図に示す。インバーターは、１個のＭＩｓ）ランジス
タと１個の横型拡散抵抗とからなる。ＭＩＳ）ランジス
タは、Ｎ型半導体基板２内に拡散形成したＰウェル領域
３と、Ｐウェル領域３内に拡散形成し７）Ｎ型ソース、
ドレイン領域５と、Ｐウェル領域８上に形成したゲート
絶縁膜６と、ゲート絶縁膜６上に形成したゲート電極８
とからなり、横型拡散抵抗は、半導体基板２内に拡散形
成したＰ型抵抗領域４と、Ｐ型抵抗領域４内に拡散形成
したＰ型コンタクト領域１０とからなる。このような従
来例のインバーターでは、負荷抵抗値の変動を規格以下
に抑えるために、負荷抵抗の面積を少なくとも１０μｍ
ｘ ３０μｍにする必要があり微細化が困難であった
。
前記した問題点を改善した従来例のインバーターの回路
図を第３図に、断面図を第４図に示す。
図を第３図に、断面図を第４図に示す。
負荷抵抗として、Ｍ工Ｓトランジスタのオン抵抗を利用
する（第３図参照〕ことにより、前記した横型拡散抵抗
金利用した場合にくらべ横方向の大きさを小さくできる
。Ｍ工Ｓトランジスタ２１はＰウェル領域３内に拡散形
成したＮ型ソース、ドレイン領域５と、Ｐウェル領域３
上に形成したゲート絶縁、＠６と、ゲート絶縁膜６上に
形成したゲート電極８とからなる。負荷抵抗２２蝶、前
記したＭＩｓ）ランジスタと同様の構造をもつが、ドレ
イン領域冴とゲート電極８をアルミニウム配線おによっ
てショートしている点において異なる。ＭＸＳトランジ
スタ２１．と負荷抵抗２２は素子分離頒域頷により電気
的に分離さｎている。（第４図参照ン。ＭＩ日トランジ
スタ２１は、短チヤネル効果防止対策を適切に行えば十
分小さくＣ６ｐｍ×６μｍ程度〕できるが一負荷抵抗２
２ハ降服電圧金十分大きくするために少なくとも１０
ｐ ｍ ｘ １０μｍ程度の面積を必要とする。従って
インバーターの面積は１０μｍ ｘ １６μ惧が限界で
あった。
する（第３図参照〕ことにより、前記した横型拡散抵抗
金利用した場合にくらべ横方向の大きさを小さくできる
。Ｍ工Ｓトランジスタ２１はＰウェル領域３内に拡散形
成したＮ型ソース、ドレイン領域５と、Ｐウェル領域３
上に形成したゲート絶縁、＠６と、ゲート絶縁膜６上に
形成したゲート電極８とからなる。負荷抵抗２２蝶、前
記したＭＩｓ）ランジスタと同様の構造をもつが、ドレ
イン領域冴とゲート電極８をアルミニウム配線おによっ
てショートしている点において異なる。ＭＸＳトランジ
スタ２１．と負荷抵抗２２は素子分離頒域頷により電気
的に分離さｎている。（第４図参照ン。ＭＩ日トランジ
スタ２１は、短チヤネル効果防止対策を適切に行えば十
分小さくＣ６ｐｍ×６μｍ程度〕できるが一負荷抵抗２
２ハ降服電圧金十分大きくするために少なくとも１０
ｐ ｍ ｘ １０μｍ程度の面積を必要とする。従って
インバーターの面積は１０μｍ ｘ １６μ惧が限界で
あった。
本発明は、縦型拡散抵抗を負荷抵抗として用いることを
特徴とし、従来例にくらべさらに簡素で微細化が容易な
インバーター構造ヲ提供するものである。以下、本発明
の実施例を第５図金相いて詳細に説明する。本発明のイ
ンバーターは、Ｎ型半導体基板ｌｌ上に形成したＰ型半
導体層＋２と、Ｐ型半導体Ｈ５１２中に拡散形成したＮ
型領域１４と、Ｐ型半導体層１２中に拡散形成したＰ型
ソース領域１５と、Ｎ型領域１４中に拡散形成したＰ型
ドレイン領域１６と、Ｐ型半導体層１２上に形成し几ゲ
ート絶綴膜１７と、ゲート絶縁Ｍ１７上に形成したゲー
ト電極１９と、ＶＤＤ引出領域１３とからなる。ＮＩＪ
ｌ半導体基板１１は、アンチモンなど拡散係数の小さい
不純物を高濃度（１０９〜］０” ｃｍ−” ） ｔｃ
ドープしてお夕、半導体層１２は、基板１１上にポロン
などＰ型の不純物をドープしたエピタキシャル成長法で
、不純物濃度１０’番〜ｌＯ” ｃｒｎ−” 、厚さ５
〜１０μｍに形成する。Ｎ ｆｉｌＪ領域１４とＶＤＤ
引出領域とは、リンなど拡散係数の大きいＮ型不純物を
、熱拡散法、またはイオン注入法を用いて前記半導体層
１２の主面上からドープした後、高温、長時間のドライ
ブインＩＮ型領域１４の底面が基板１１に接するまで行
う。
特徴とし、従来例にくらべさらに簡素で微細化が容易な
インバーター構造ヲ提供するものである。以下、本発明
の実施例を第５図金相いて詳細に説明する。本発明のイ
ンバーターは、Ｎ型半導体基板ｌｌ上に形成したＰ型半
導体層＋２と、Ｐ型半導体Ｈ５１２中に拡散形成したＮ
型領域１４と、Ｐ型半導体層１２中に拡散形成したＰ型
ソース領域１５と、Ｎ型領域１４中に拡散形成したＰ型
ドレイン領域１６と、Ｐ型半導体層１２上に形成し几ゲ
ート絶綴膜１７と、ゲート絶縁Ｍ１７上に形成したゲー
ト電極１９と、ＶＤＤ引出領域１３とからなる。ＮＩＪ
ｌ半導体基板１１は、アンチモンなど拡散係数の小さい
不純物を高濃度（１０９〜］０” ｃｍ−” ） ｔｃ
ドープしてお夕、半導体層１２は、基板１１上にポロン
などＰ型の不純物をドープしたエピタキシャル成長法で
、不純物濃度１０’番〜ｌＯ” ｃｒｎ−” 、厚さ５
〜１０μｍに形成する。Ｎ ｆｉｌＪ領域１４とＶＤＤ
引出領域とは、リンなど拡散係数の大きいＮ型不純物を
、熱拡散法、またはイオン注入法を用いて前記半導体層
１２の主面上からドープした後、高温、長時間のドライ
ブインＩＮ型領域１４の底面が基板１１に接するまで行
う。
ソース領域１５とドレイン領域１６ニ、ボロンなどのＰ
型不純物を、イオン注入法により半導体層１２の主面上
からドープし低温（８００〜ｂ ７二−ルを行うことにより高濃度（Ｏｓ ＝１０ｊｏ〜
１０” ｃｙｎ−” ）で浅い（ｘｊ＝０ 、８〜１
、０ｐ ｍ）拡散として形成する。
型不純物を、イオン注入法により半導体層１２の主面上
からドープし低温（８００〜ｂ ７二−ルを行うことにより高濃度（Ｏｓ ＝１０ｊｏ〜
１０” ｃｙｎ−” ）で浅い（ｘｊ＝０ 、８〜１
、０ｐ ｍ）拡散として形成する。
本発明のインバーターは、負荷抵抗として縦型抵抗を用
いているため面積′ｔ−６ｐ ｍ Ｘ ６μｍ程度まで
小さくでき、またＶ ＤＤ配ＩｆＪ七して従来のアルミ
ニウム配線ではなく、埋込配線を使用しているので、素
子だけでなく集積回路としての微細化にも大きく寄与す
る。また負荷抵抗値は、半導体層１２の厚さ、拡散領域
１４の不純物濃度により容易に制御できる。また、チャ
ンネル長が、拡散層１４の横方内拡が９分だけ小さくな
るのでＭＩＳ ）ランジスタの動作速度が遠くなりアク
セスタイムの短縮も可能である。
いているため面積′ｔ−６ｐ ｍ Ｘ ６μｍ程度まで
小さくでき、またＶ ＤＤ配ＩｆＪ七して従来のアルミ
ニウム配線ではなく、埋込配線を使用しているので、素
子だけでなく集積回路としての微細化にも大きく寄与す
る。また負荷抵抗値は、半導体層１２の厚さ、拡散領域
１４の不純物濃度により容易に制御できる。また、チャ
ンネル長が、拡散層１４の横方内拡が９分だけ小さくな
るのでＭＩＳ ）ランジスタの動作速度が遠くなりアク
セスタイムの短縮も可能である。
第１図は、従来のＳＲＡＭの基本セルを示す回路図、
第２図は、従来のＭ工ｓトランジスタインバーターの断
面図、 第３図は、他の従来のＭＩＧトランジスタインバータの
回路図、 第４図は、第３図に示すＭ工Ｓトジンジスタインバータ
の断面図、 第５図は、本発明の実施例のＭＩＳ）ランジスタインバ
ーターの断面図である。 １０．インバーター、２８．半辱体基板、８゜、Ｐウェ
ル領域、４１．抵抗領域、５０．ソース。 ドレイン領域、６．１７．、ゲート絶縁膜、７，１８０
．１間絶縁膜、８．］、９．．ゲート＠極、９，２３０
．アルミニウム配ＬＬ ｔｏ −−コンタクト領域、１
１０．半導体基ｉ、＋２．、半導体層、１３ 、 、
ＶｎＤ引出領域、１４ 、 、 Ｎ型頓域、】５９．ソ
ース領域、＋６０．ドレイン領域、２０．１分離傾城、
２１．。Ｍ工ｓ）ランジスタ、ｎ。、オン抵抗 以上 出願人 セイコー電子工業株式会社 代理人 弁理士 最 上 務 第１図 第２図 第３図 第４図 第５図
面図、 第３図は、他の従来のＭＩＧトランジスタインバータの
回路図、 第４図は、第３図に示すＭ工Ｓトジンジスタインバータ
の断面図、 第５図は、本発明の実施例のＭＩＳ）ランジスタインバ
ーターの断面図である。 １０．インバーター、２８．半辱体基板、８゜、Ｐウェ
ル領域、４１．抵抗領域、５０．ソース。 ドレイン領域、６．１７．、ゲート絶縁膜、７，１８０
．１間絶縁膜、８．］、９．．ゲート＠極、９，２３０
．アルミニウム配ＬＬ ｔｏ −−コンタクト領域、１
１０．半導体基ｉ、＋２．、半導体層、１３ 、 、
ＶｎＤ引出領域、１４ 、 、 Ｎ型頓域、】５９．ソ
ース領域、＋６０．ドレイン領域、２０．１分離傾城、
２１．。Ｍ工ｓ）ランジスタ、ｎ。、オン抵抗 以上 出願人 セイコー電子工業株式会社 代理人 弁理士 最 上 務 第１図 第２図 第３図 第４図 第５図
Claims (1)
- 一導電型の半導体基板と、前記半導体基板の主面上に形
成した前記半導体基板と逆導電型の半導体層と、前記半
導体層内に底面が前記半導体基板に接するように形成し
た前記半導体基板と同じ導電型の第一の拡散領域と、前
記第一の領域から離ｎて前記半導体層中に形成した前記
半導体基板と同じ導電型の第二の拡散領域と、前記第一
の拡散領域中に形成した前記半導体基板と同じ導電型の
第三の拡散領域と、前記半導体層上に形成したゲート酸
化膜と、前記ゲート酸化膜上に形成したゲート電極とか
らカるＭ工Ｓトランジスタイ／バーター。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59102824A JPS60246666A (ja) | 1984-05-22 | 1984-05-22 | Ｍｉｓトランジスタインバ−タ− |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59102824A JPS60246666A (ja) | 1984-05-22 | 1984-05-22 | Ｍｉｓトランジスタインバ−タ− |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60246666A true JPS60246666A (ja) | 1985-12-06 |
Family
ID=14337767
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59102824A Pending JPS60246666A (ja) | 1984-05-22 | 1984-05-22 | Ｍｉｓトランジスタインバ−タ− |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60246666A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5572069A (en) * | 1979-06-12 | 1980-05-30 | Hitachi Ltd | Semiconductor device |
-
1984
- 1984-05-22 JP JP59102824A patent/JPS60246666A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5572069A (en) * | 1979-06-12 | 1980-05-30 | Hitachi Ltd | Semiconductor device |
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