JPS61245572A - 半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は、バイポーラ・トランジスタなどの半導体装置
に係り、特に、ＩＣ化に適した高速のバイポーラ・トラ
ンジスタに関する。

〔発明の背景〕

ＩＣ用バイポーラ・トランジスタの高速化にはＩＣＭ造
に由来する寄生系子、即ち、宵生抵抗及び寄生容”址が
大きな影響を与え、高速化にはこの両者をできるだけ小
さくする必要がある。

ところで、これらのうち、畜生抵抗としてはペース領域
のもつベース直列抵抗、コレクタ領域のもつコレクタ抵
抗が、そして寄生容閂としてはアイソレーション接合容
量、コレクタ接合容量があり、これらを充分に小さくし
なければならない。

従来、これらを小さくするためには平面的なパターン形
状によるものと、縦方向の構造によるものとが知られて
おり、このうち縦方向の構造によるものとしては第２図
に示すように、高濃度コレクタとしてｆｄ＜ｎ＋の埋込
層２を半導体基体ＩＶｃ設け、これにより、との埋込層
２をベース層４に近すけ、この間に存在するｎ型の低濃
度コレクタ層３の厚さ方向の寸法を小さくし、コレクタ
抵抗を減少させる方法が知られている。なお、この方法
については、例えば株式会社オーム社発行の１半導体ハ
ンドブック“の第５２７頁などに開示がある。

しかしながら、この第２図に示されている構造では、ｎ
＋の埋込層２に対するベース層４やエミツタ層５の整合
にマスク合わせな必要とし、マスク合わせの精度に限度
があるため、埋込層２の面積を小さくすることができす
、このため、ベース層４と対向する部分の面積もあまり
小さくすることができなくなり、低績度エミッタ層３の
うちでこれら埋込層２とベース層４Ｖｃ挾東れている部
分の厚さを小さくすると、これに伴ってコレクタ接合容
量が大きくなってしまい、充分な高速化が得られないと
いう問題点がある。

なお、この第２図で、６はコレクタ電極、７はベース電
極、８はエミッタ電極、９は酸化膜である。

〔発明の目的〕

本発明は、上記した従来技術の問題点を解消し、バイポ
ーラ・トランジスタなどに適用して充分な高速化が得ら
れるようにした半導体装置を提供することを目的として
いる。

〔発明の概要〕

この目的を達成するため、本発明は、半導体基体の表面
から埋込層に向う溝状のたて穴を設け、このたて穴の内
面からの拡散によりたて穴が設けられている半導体層内
に、この半導体層とは２４電型の異なる半導体層を形成
するようにした点を特徴とする。

〔発明の実施例〕

以下、本発明による半導体装置について、図示の実施例
により評細に説明する。

第１図は本発明の一実施例で、バイポーラ・トランジス
タに適用した場合を示し、この第１図において、１０は
溝状のたて穴、（以下、溝状穴という）１１は酸化膜、
１２は多結晶シリコンであり、その他は第２図の場合と
同じである。

ここで、まず、この第１図に示した実施例によるバイポ
ーラ・トランジスタの製造方法の一例を第３図（ａ）〜
（ｇｌ　Ｋよって説明する。

この第３図（ａ）〜（ｇ）はバイポーラΦトランジスタ
とＣＭ　ＯＳが混在する半導体装置に本発明を適用した
場合のもので、まず、同図（ａ）　Ｋ示すようＫｐ型の
半導体基板１を用意し、その一方の表面Ｋｎ＋の埋込層
２，２０を選択的に形成する。

ついで、同図（ｂ）に示すように、この埋込層２゜加を
形成した基板１上ｖｃ、ＣＭＯ８Ｋ要求されている特性
を与えるために必要な厚さのエピタキシャル層間を形成
する。

次に同図（ｃ）　ＶＣ示すように、ｎ領域３，３１を選
択的に形成したあと酸化膜叩を形成する。

次に同図（ｄ）に示すように、ｎ＋の埋込層２に対向し
た。エミッタを形成すべき位置にドライエツチングによ
って溝状穴ｌＯを形成する。このとき、この溝状穴１０
の深さは、これから形成すべきベース層の深さやエミツ
タ層の深さによって決定される。

また、このとき、０ＭＯ８用のゲート電極１３を多結晶
シリコンの層で形成してお（。

ついで、同図（ｅ）　Ｋ示すように、溝状穴ＩＯの内面
からの拡散と、酸化膜表面からのイオン打込みによりｐ
型不純物を拡散してバイポーラ・トランジスタのベース
層４を形成する。

続いて、同図げ）に示すように、溝状穴１０の紙面を除
いた内周面に酸化膜１１を形成してからリンをドープし
た多結晶シリコン１２でこの屑状穴１０を埋める。この
とき、この多結晶シリコン１２の埋込みにより、同時に
溝状穴１００底部から不純物かベース層４内に拡散し、
これによりエミツタ層５が形成される。さらに多結晶シ
リコンのゲート電極１３をマスクとしてイオン打込みに
より自己整合的に、ｐ−ＭＯＳ　、　ｎ−ＭＯＳのソー
ス領域４２　、５３及びドレイン領域４４　、５５を形
成する。

最後に、同図（ｇ）　Ｋ示すように、コレクタ電極６゜
ベース電極７、エミッタ電極８、ソース電極４３゜５４
及びドレイン電極４５　、５６を形成して一応、半導体
装置が完成する。

第１図の実施例は、例えば上記したよ５にし又作られ、
ベース層４の埋込層２に対向して接近した部分が溝状穴
ＩＯの内面（主としてその底面）からの拡散により形成
されるため、このベース層４の接近した部分の幅Ｗ（第
１図）を精度よく限定させることができ、この結果、同
じくこの部分と埋込層２との間の距離、つまり、この間
に存在する低濃度コレクタ層３の厚さｔ（同じく第１図
）を充分に小さくシ、これによりコレクタ抵抗を充分に
低抵抗化しても、コレクタ接合容量が増加する虞れがな
く、充分な高速化をはだすことができる。

また、この実施例によれば、最初Ｋｍ状穴１０を位置決
めしたあとは、ベース層４の埋込層２に接近して幅Ｗが
規定された部分、及びエミツタ層５の埋込層２に対する
位置決めはマスクを用いることなく自動的に、つまり自
己整合的に得られ、当然のこととして精確なマスク合わ
せなども不要である。

さらに、この実施例によれば、ＩＣ化に際してＣＭ　Ｏ
Ｓと混在させた場合でも、そのエピタキシャル層の厚さ
に関係なくバイポーラ・トランジスタの高速化を得るこ
とができるから、０ＭＯ８の特性とバイポーラ・トラン
ジスタの高速性のいずれをも犠性にすることなく、常に
最高の特性のＩＣを容易に得ることができる。

上記の多結晶シリコンに代えて、　Ｍｏ　、　Ｗ、　Ｔ
ｉのシリサイドをコンタクト用低抵抗材料として用いる
こともできる。この場合には、先ず、Ｍｏ。

Ｗ、Ｔｉのいづれかのイオンを溝状穴ｔｏ　ｒｔｃ　露
出しているベース層４　Ｋ　：ＪＴ　込み、アニールに
してシリサイドとし、次に、このシリサイドＫＡｓ　、
Ｐのイオンを打込んで、熱処理しベース層４中ＫＡｓ、
Ｐを拡散してエミツタ層５とするのである。

〔発明の効果〕

以上説明したように、本発明によれは、バイポーラ・ト
ランジスタに適用してコレクタ接合容１を増加させずに
コレクタ抵抗を充分に低下させることができるから、従
来技術の欠点を除き、バイポーラ・トランジスタの尚連
化を充分に得ることができる。

【図面の簡単な説明】

第１図は本発明をバイポーラ・トランジスタに適用した
場合の一実施例を示す断面図、第２図は従来のバイポー
ラ番トランジスタの一例を示す断面図、第３図（ａＪ〜
（ｇ）は本発明をＩＣＫ適用した場合の製造工程の一例
を示す説明図である。 １・・・・・・半導体基板、２・・・・・・ｎ＋埋込層
、３・・・・・・低濃度コレクタ層、４・・・・・・ベ
ース層、５・・・・・・エミッタ層、６・・・・・・コ
レクタ電極、７・・・・・・ベース電極、８・・・・・
・エミッタ電極、９，１１・・・・・・酸化膜、ＩＯ・
・・・・・溝状穴、１１・・・・・・多結晶シリコン。 第１１１ 第２図 第３図 第３＠

Claims (1)

1. 【特許請求の範囲】 １、高不純物濃度の埋込層を備えた半導体基体を有する
   半導体装置において、上記半導体基体の表面から上記埋
   込層に向う溝状のたて穴を設け、この溝状のたて穴の内
   面から上記たて穴が設けられた半導体層中に、不純物拡
   散により形成した少くとも１層の反対導電型の半導体層
   を有することを特徴とする半導体装置。 ２、特許請求の範囲第１項において、上記溝状のたて穴
   が、その内面の少くとも一部に絶縁膜を備え、かつその
   内部がコンタクト用低抵抗材料で埋められていることを
   特徴とする半導体装置。