JPH01296660A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、自己整合型バイポーラデバイスを使用した半
導体記憶装置に係り、特に情報保持のために設けた高抵
抗の面積を低減し、メモリセル面積を縮小するのに好適
な半導体記憶装置に関する。

〔従来の技術〕

バイポーラメモリセルの一つに、情報保持のための高抵
抗をトランジスタのベースに接続し、２つのトランジス
タのベースとコレクタをたすきかけにしたフリップフロ
ップ型メモリセルがある。

従来のフリップフロップ型メモリセルでは、この高抵抗
とベース拡゛散領域を、同一のＳｉ活性領域内に形成し
ていた。そのため、ベース電極と高抵抗を接続する領域
を、新たに必要としなかった。

最近になり、このメモリセル面積を縮小するため、デバ
イス面積の小さな自己整合型パイポーラトランジスタを
用いたメモリセルが考えられた。このメモリセルにおい
て、高抵抗は多結晶Ｓｉで形成しており、高抵抗と多結
晶Ｓｉベース電極を接続する余分な領域を必要としない
ため、セル面積を縮小できた。（特願昭５９−２２７７
３０）〔発明が解決しようとする課題〕 上記多結晶Ｓｉ高抵抗は、抵抗値ばらつきや温度変化に
対する抵抗値変動が単結晶Ｓｉ高抵抗に比べて大きい問
題があった。これらのことは、製品設計を行なう上で問
題となり、従来と同じように単結晶Ｓｉで高抵抗を形成
する必要が生じた。

この場合、単結晶Ｓｉ高抵抗と多結晶Ｓｉベース電極を
接続する領域が余分に必要となるため、セル面積をさほ
ど縮小できない問題があった。

本発明の目的は、上記単結晶Ｓｉ高抵抗と多結晶Ｓｉベ
ース電極の接続領域の平面寸法を低減し、メモリセルの
面積を縮小することにある。

〔課題を解決するための手段〕

上記目的は、上記単結晶Ｓｉ高抵抗を凸型に加工した半
厚体基板内に形成し、高抵抗と多結晶Ｓｉベース電極の
接続を、該高抵抗の側壁で行なうことにより、達成され
る。

〔作用〕

本発明の断面構造図である第１図において、単結晶Ｓｉ
高抵抗１０の側壁で、多結晶Ｓｉベース電極７が接続す
る。またその接続領域には、高濃度不純物拡散層８が存
在し、上記高抵抗とベース電極が良好なオーミック接触
を行なう。従って、高抵抗の側壁に存在する開口部５の
占める平面寸法は、これが高抵抗の上面にある場合と比
較し、少ない６従って、メモリセル面積を縮小すること
ができる。

〔実施例〕

以下本発明の一実施例を、本発明の製造工程断面図であ
る第１図、第３図により説明する。本実施例は、側壁ベ
ース電極構造トランジスタによるバイポーラメモリに、
本発明を実施した例である６まず第１導電型半導体基板
１に、第２Ｒ電型埋込拡散層２．第２導電型エピタキシ
ャル成長層３を形成し、トランジスタと高抵抗を形成す
る領域以外の半導体基板に溝を堀り、該溝を酸化した後
、トランジスタと高抵抗の側壁の酸化膜を、同時に除去
し、側壁開口部５を形成した。（第３図（ａ））次に、
ベース電極となる多結晶Ｓｉ膜７を堆積し、該膜中に第
１導電型不純物を注入した後、該膜を平坦化し熱処理を
行なった。この結果、高抵抗並びにベース拡散層と、多
結晶Ｓｉベース電極が接続する領域に、それぞれ７ｔＪ
濃度の第１導電型拡散領域８と９が、多結晶Ｓｉ膜７か
らの不純物拡散により形成された。（第３図（ｂ））次
に、それぞれトランジスタのベース拡散層１１、エミッ
タ拡散層１２と、シート抵抗が例えば約５０にΩ／口の
、高抵抗第１ｉｆｉｉ型拡散層１０を設けて、トランジ
スタと、そのベース電極に接続された高抵抗を形成した
。（第１図）これらのデバイスを用いて、第２図に示し
たフリップフロップ回路を祷成し、バイポーラメモリを
完成した。

上記実施例では、高抵抗とトランジスタの側壁の酸化膜
除去を同時に行なったが（第３図（ａ））。

別の実施例として、高抵抗の側壁酸化膜除去工程を追加
することにより、高抵抗の側壁開口部１９を大きくとり
、トランジスタのベース側壁開口部２０を小さくした。

（第４図）本実施例では、トランジスタの電気的特性に
影響を与えずに、高抵抗と多結晶Ｓｉとの接゛続を十分
に行なうことができた。

第５図の別の実施例では、第４図の実施例において、高
抵抗と多結晶Ｓｉとの接続部に、高濃度の第１導電型拡
散層２１を追加し、両者の接続を更に確実にした。また
高抵抗と、ショットキーバリアダイオード（Ｓ　Ｂ　Ｄ
）クランプトランジスタのベース電極２２を、多結晶Ｓ
ｉにより接続した。

第６図には、本発明を実施したメモリセルの。

平面図の一部を示した。この実施例では、第７図におけ
るトランジスタ２５と３１３　Ｄクランプトランジスタ
２７のベース電極間に、高抵抗２６を接続した。

上記４つの実施例では、側壁ベース電極構造トランジス
タを用いたメモリセルを例にとったが、もちろん、その
他の多結晶Ｓｉペース電極を有するトランジスタを用い
たメモリセルにおいても、本発明を実施できる。また、
上記実施例の高抵抗のシート抵抗値が、この値に限った
ものでないことは、ｉ゛うまでもない。

〔発明の効果〕

本発明によれば、多結晶Ｓｉベース電極を、高抵抗の側
壁で接続するため、高抵抗の上面で接続する場合よりも
、接続領域の平面寸法を減少でき、従ってメモリセル面
積を縮小できる効果がある。

【図面の簡単な説明】

第１図、第３図、第４図、第５図は、本発明の詳細な説
明する製造工程断面図である。第２図。 第７図は１本発明の詳細な説明するメモリセル等価回路
図である。第６図は１本発明の実施例を罵　　１　　図 纂２図 １７高柩オ九

Claims (1)

1. 【特許請求の範囲】 １、多結晶Ｓｉベース電極を有するバイポーラトランジ
   スタで構成したフリップフロップ回路と該ベース電極に
   接続した高抵抗よりなる半導体記憶装置において、該高
   抵抗を、凸型に加工した単結晶Ｓｉ基板内に設けた不純
   物拡散層で形成し、該拡散層の側壁で上記多結晶Ｓｉベ
   ース電極を接続したことを特徴とする半導体記憶装置。 ２、上記多結晶Ｓｉベース電極と高抵抗の接続部に、該
   高抵抗不純物拡散層と同一の導電型で、該不純物拡散層
   よりも濃度の高い、もしくは該不純物拡散層よりも拡散
   深さの深い不純物拡散層が存在することを特徴とする請
   求項第１項記載の半導体記憶装置。 ３、上記高抵抗と多結晶Ｓｉベース電極の接続面積が、
   同じ半導体基板上に設けたバイポーラトランジスタのベ
   ース拡散層と、多結晶Ｓｉベース電極の接続面積よりも
   、広いことを特徴とする請求項第１項、第２項記載の半
   導体記憶装置。