JPH01296660A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPH01296660A JPH01296660A JP63125718A JP12571888A JPH01296660A JP H01296660 A JPH01296660 A JP H01296660A JP 63125718 A JP63125718 A JP 63125718A JP 12571888 A JP12571888 A JP 12571888A JP H01296660 A JPH01296660 A JP H01296660A
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- JP
- Japan
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- polycrystalline
- conductivity type
- base
- base electrode
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 13
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 24
- 239000012535 impurity Substances 0.000 claims abstract description 9
- 239000000758 substrate Substances 0.000 claims abstract description 7
- 238000009792 diffusion process Methods 0.000 claims description 18
- 229910021419 crystalline silicon Inorganic materials 0.000 claims 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 abstract description 8
- 238000010438 heat treatment Methods 0.000 abstract 1
- 238000000034 method Methods 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 230000004888 barrier function Effects 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Bipolar Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
(産業上の利用分野)
本発明は、自己整合型バイポーラデバイスを使用した半
導体記憶装置に係り、特に情報保持のために設けた高抵
抗の面積を低減し、メモリセル面積を縮小するのに好適
な半導体記憶装置に関する。
導体記憶装置に係り、特に情報保持のために設けた高抵
抗の面積を低減し、メモリセル面積を縮小するのに好適
な半導体記憶装置に関する。
バイポーラメモリセルの一つに、情報保持のための高抵
抗をトランジスタのベースに接続し、2つのトランジス
タのベースとコレクタをたすきかけにしたフリップフロ
ップ型メモリセルがある。
抗をトランジスタのベースに接続し、2つのトランジス
タのベースとコレクタをたすきかけにしたフリップフロ
ップ型メモリセルがある。
従来のフリップフロップ型メモリセルでは、この高抵抗
とベース拡゛散領域を、同一のSi活性領域内に形成し
ていた。そのため、ベース電極と高抵抗を接続する領域
を、新たに必要としなかった。
とベース拡゛散領域を、同一のSi活性領域内に形成し
ていた。そのため、ベース電極と高抵抗を接続する領域
を、新たに必要としなかった。
最近になり、このメモリセル面積を縮小するため、デバ
イス面積の小さな自己整合型パイポーラトランジスタを
用いたメモリセルが考えられた。このメモリセルにおい
て、高抵抗は多結晶Siで形成しており、高抵抗と多結
晶Siベース電極を接続する余分な領域を必要としない
ため、セル面積を縮小できた。(特願昭59−2277
30)〔発明が解決しようとする課題〕 上記多結晶Si高抵抗は、抵抗値ばらつきや温度変化に
対する抵抗値変動が単結晶Si高抵抗に比べて大きい問
題があった。これらのことは、製品設計を行なう上で問
題となり、従来と同じように単結晶Siで高抵抗を形成
する必要が生じた。
イス面積の小さな自己整合型パイポーラトランジスタを
用いたメモリセルが考えられた。このメモリセルにおい
て、高抵抗は多結晶Siで形成しており、高抵抗と多結
晶Siベース電極を接続する余分な領域を必要としない
ため、セル面積を縮小できた。(特願昭59−2277
30)〔発明が解決しようとする課題〕 上記多結晶Si高抵抗は、抵抗値ばらつきや温度変化に
対する抵抗値変動が単結晶Si高抵抗に比べて大きい問
題があった。これらのことは、製品設計を行なう上で問
題となり、従来と同じように単結晶Siで高抵抗を形成
する必要が生じた。
この場合、単結晶Si高抵抗と多結晶Siベース電極を
接続する領域が余分に必要となるため、セル面積をさほ
ど縮小できない問題があった。
接続する領域が余分に必要となるため、セル面積をさほ
ど縮小できない問題があった。
本発明の目的は、上記単結晶Si高抵抗と多結晶Siベ
ース電極の接続領域の平面寸法を低減し、メモリセルの
面積を縮小することにある。
ース電極の接続領域の平面寸法を低減し、メモリセルの
面積を縮小することにある。
上記目的は、上記単結晶Si高抵抗を凸型に加工した半
厚体基板内に形成し、高抵抗と多結晶Siベース電極の
接続を、該高抵抗の側壁で行なうことにより、達成され
る。
厚体基板内に形成し、高抵抗と多結晶Siベース電極の
接続を、該高抵抗の側壁で行なうことにより、達成され
る。
本発明の断面構造図である第1図において、単結晶Si
高抵抗10の側壁で、多結晶Siベース電極7が接続す
る。またその接続領域には、高濃度不純物拡散層8が存
在し、上記高抵抗とベース電極が良好なオーミック接触
を行なう。従って、高抵抗の側壁に存在する開口部5の
占める平面寸法は、これが高抵抗の上面にある場合と比
較し、少ない6従って、メモリセル面積を縮小すること
ができる。
高抵抗10の側壁で、多結晶Siベース電極7が接続す
る。またその接続領域には、高濃度不純物拡散層8が存
在し、上記高抵抗とベース電極が良好なオーミック接触
を行なう。従って、高抵抗の側壁に存在する開口部5の
占める平面寸法は、これが高抵抗の上面にある場合と比
較し、少ない6従って、メモリセル面積を縮小すること
ができる。
以下本発明の一実施例を、本発明の製造工程断面図であ
る第1図、第3図により説明する。本実施例は、側壁ベ
ース電極構造トランジスタによるバイポーラメモリに、
本発明を実施した例である6まず第1導電型半導体基板
1に、第2R電型埋込拡散層2.第2導電型エピタキシ
ャル成長層3を形成し、トランジスタと高抵抗を形成す
る領域以外の半導体基板に溝を堀り、該溝を酸化した後
、トランジスタと高抵抗の側壁の酸化膜を、同時に除去
し、側壁開口部5を形成した。(第3図(a))次に、
ベース電極となる多結晶Si膜7を堆積し、該膜中に第
1導電型不純物を注入した後、該膜を平坦化し熱処理を
行なった。この結果、高抵抗並びにベース拡散層と、多
結晶Siベース電極が接続する領域に、それぞれ7tJ
濃度の第1導電型拡散領域8と9が、多結晶Si膜7か
らの不純物拡散により形成された。(第3図(b))次
に、それぞれトランジスタのベース拡散層11、エミッ
タ拡散層12と、シート抵抗が例えば約50にΩ/口の
、高抵抗第1ifii型拡散層10を設けて、トランジ
スタと、そのベース電極に接続された高抵抗を形成した
。(第1図)これらのデバイスを用いて、第2図に示し
たフリップフロップ回路を祷成し、バイポーラメモリを
完成した。
る第1図、第3図により説明する。本実施例は、側壁ベ
ース電極構造トランジスタによるバイポーラメモリに、
本発明を実施した例である6まず第1導電型半導体基板
1に、第2R電型埋込拡散層2.第2導電型エピタキシ
ャル成長層3を形成し、トランジスタと高抵抗を形成す
る領域以外の半導体基板に溝を堀り、該溝を酸化した後
、トランジスタと高抵抗の側壁の酸化膜を、同時に除去
し、側壁開口部5を形成した。(第3図(a))次に、
ベース電極となる多結晶Si膜7を堆積し、該膜中に第
1導電型不純物を注入した後、該膜を平坦化し熱処理を
行なった。この結果、高抵抗並びにベース拡散層と、多
結晶Siベース電極が接続する領域に、それぞれ7tJ
濃度の第1導電型拡散領域8と9が、多結晶Si膜7か
らの不純物拡散により形成された。(第3図(b))次
に、それぞれトランジスタのベース拡散層11、エミッ
タ拡散層12と、シート抵抗が例えば約50にΩ/口の
、高抵抗第1ifii型拡散層10を設けて、トランジ
スタと、そのベース電極に接続された高抵抗を形成した
。(第1図)これらのデバイスを用いて、第2図に示し
たフリップフロップ回路を祷成し、バイポーラメモリを
完成した。
上記実施例では、高抵抗とトランジスタの側壁の酸化膜
除去を同時に行なったが(第3図(a))。
除去を同時に行なったが(第3図(a))。
別の実施例として、高抵抗の側壁酸化膜除去工程を追加
することにより、高抵抗の側壁開口部19を大きくとり
、トランジスタのベース側壁開口部20を小さくした。
することにより、高抵抗の側壁開口部19を大きくとり
、トランジスタのベース側壁開口部20を小さくした。
(第4図)本実施例では、トランジスタの電気的特性に
影響を与えずに、高抵抗と多結晶Siとの接゛続を十分
に行なうことができた。
影響を与えずに、高抵抗と多結晶Siとの接゛続を十分
に行なうことができた。
第5図の別の実施例では、第4図の実施例において、高
抵抗と多結晶Siとの接続部に、高濃度の第1導電型拡
散層21を追加し、両者の接続を更に確実にした。また
高抵抗と、ショットキーバリアダイオード(S B D
)クランプトランジスタのベース電極22を、多結晶S
iにより接続した。
抵抗と多結晶Siとの接続部に、高濃度の第1導電型拡
散層21を追加し、両者の接続を更に確実にした。また
高抵抗と、ショットキーバリアダイオード(S B D
)クランプトランジスタのベース電極22を、多結晶S
iにより接続した。
第6図には、本発明を実施したメモリセルの。
平面図の一部を示した。この実施例では、第7図におけ
るトランジスタ25と313 Dクランプトランジスタ
27のベース電極間に、高抵抗26を接続した。
るトランジスタ25と313 Dクランプトランジスタ
27のベース電極間に、高抵抗26を接続した。
上記4つの実施例では、側壁ベース電極構造トランジス
タを用いたメモリセルを例にとったが、もちろん、その
他の多結晶Siペース電極を有するトランジスタを用い
たメモリセルにおいても、本発明を実施できる。また、
上記実施例の高抵抗のシート抵抗値が、この値に限った
ものでないことは、i゛うまでもない。
タを用いたメモリセルを例にとったが、もちろん、その
他の多結晶Siペース電極を有するトランジスタを用い
たメモリセルにおいても、本発明を実施できる。また、
上記実施例の高抵抗のシート抵抗値が、この値に限った
ものでないことは、i゛うまでもない。
本発明によれば、多結晶Siベース電極を、高抵抗の側
壁で接続するため、高抵抗の上面で接続する場合よりも
、接続領域の平面寸法を減少でき、従ってメモリセル面
積を縮小できる効果がある。
壁で接続するため、高抵抗の上面で接続する場合よりも
、接続領域の平面寸法を減少でき、従ってメモリセル面
積を縮小できる効果がある。
第1図、第3図、第4図、第5図は、本発明の詳細な説
明する製造工程断面図である。第2図。 第7図は1本発明の詳細な説明するメモリセル等価回路
図である。第6図は1本発明の実施例を罵 1 図 纂2図 17高柩オ九
明する製造工程断面図である。第2図。 第7図は1本発明の詳細な説明するメモリセル等価回路
図である。第6図は1本発明の実施例を罵 1 図 纂2図 17高柩オ九
Claims (1)
- 【特許請求の範囲】 1、多結晶Siベース電極を有するバイポーラトランジ
スタで構成したフリップフロップ回路と該ベース電極に
接続した高抵抗よりなる半導体記憶装置において、該高
抵抗を、凸型に加工した単結晶Si基板内に設けた不純
物拡散層で形成し、該拡散層の側壁で上記多結晶Siベ
ース電極を接続したことを特徴とする半導体記憶装置。 2、上記多結晶Siベース電極と高抵抗の接続部に、該
高抵抗不純物拡散層と同一の導電型で、該不純物拡散層
よりも濃度の高い、もしくは該不純物拡散層よりも拡散
深さの深い不純物拡散層が存在することを特徴とする請
求項第1項記載の半導体記憶装置。 3、上記高抵抗と多結晶Siベース電極の接続面積が、
同じ半導体基板上に設けたバイポーラトランジスタのベ
ース拡散層と、多結晶Siベース電極の接続面積よりも
、広いことを特徴とする請求項第1項、第2項記載の半
導体記憶装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63125718A JPH01296660A (ja) | 1988-05-25 | 1988-05-25 | 半導体記憶装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63125718A JPH01296660A (ja) | 1988-05-25 | 1988-05-25 | 半導体記憶装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH01296660A true JPH01296660A (ja) | 1989-11-30 |
Family
ID=14917036
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP63125718A Pending JPH01296660A (ja) | 1988-05-25 | 1988-05-25 | 半導体記憶装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH01296660A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US10335151B2 (en) | 2011-05-27 | 2019-07-02 | Ethicon Llc | Robotically-driven surgical instrument |
-
1988
- 1988-05-25 JP JP63125718A patent/JPH01296660A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US10335151B2 (en) | 2011-05-27 | 2019-07-02 | Ethicon Llc | Robotically-driven surgical instrument |
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