JPS6123659B2 - - Google Patents
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- JPS6123659B2 JPS6123659B2 JP52137553A JP13755377A JPS6123659B2 JP S6123659 B2 JPS6123659 B2 JP S6123659B2 JP 52137553 A JP52137553 A JP 52137553A JP 13755377 A JP13755377 A JP 13755377A JP S6123659 B2 JPS6123659 B2 JP S6123659B2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/082—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including bipolar components only
- H01L27/0821—Combination of lateral and vertical transistors only
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- Bipolar Integrated Circuits (AREA)
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Description
【発明の詳細な説明】
本発明はPNP型の第１のバイポーラ型トランジ
スタとNPN型の第２のバイポーラ型トランジス
タとが構成され、そして等価回路でみて少くとも
第１のバイポーラ型トランジスタのコレクタと第
２のバイポーラ型トランジスタのベースとが互に
接続されてなる構成を有する半導体装置の製法に
関する。
スタとNPN型の第２のバイポーラ型トランジス
タとが構成され、そして等価回路でみて少くとも
第１のバイポーラ型トランジスタのコレクタと第
２のバイポーラ型トランジスタのベースとが互に
接続されてなる構成を有する半導体装置の製法に
関する。
斯種半導体装置として従来第１図に示す如く例
えばN+型単結晶シリコンでなるN+型半導体層１
上に例えばエピタキシヤル成長法によつてＮ型単
結晶シリコンでなるＮ型半導体層２が形成され、
而してこの半導体層２内にその主面３側より、
P+型半導体領域４及び５、半導体領域５と連接
せるＰ型半導体領域６、及び半導体層１に達する
N+型半導体領域７が形成され、一方領域６内に
主面３側よりN+型半導体領域８が形成され、又
半導体領域４，５及び６に主面２側より夫々電極
９，１０及び１１が連結されてなる構成を有する
半導体装置が提案されている。尚１２は例えば
SiO2でなる絶縁層である。
えばN+型単結晶シリコンでなるN+型半導体層１
上に例えばエピタキシヤル成長法によつてＮ型単
結晶シリコンでなるＮ型半導体層２が形成され、
而してこの半導体層２内にその主面３側より、
P+型半導体領域４及び５、半導体領域５と連接
せるＰ型半導体領域６、及び半導体層１に達する
N+型半導体領域７が形成され、一方領域６内に
主面３側よりN+型半導体領域８が形成され、又
半導体領域４，５及び６に主面２側より夫々電極
９，１０及び１１が連結されてなる構成を有する
半導体装置が提案されている。尚１２は例えば
SiO2でなる絶縁層である。
斯る半導体装置によれば、その半導体領域４及
び６を夫々エミツタ領域及びコレクタ領域、半導
体層２の領域４及び６間の領域をベース領域とせ
るPNP型のバイポーラ型トランジスタＱ１と、半
導体層２、半導体領域６及び８を夫夫エミツタ領
域、ベース領域及びコレクタ領域とせるNPN型
のバイポーラ型トランジスタＱ２との構成を有
し、従つて半導体層２がトランジスタＱ１のベー
ス領域及びトランジスタＱ２のエミツタ領域を、
半導体領域６がトランジスタＱ１のコレクタ領域
及びトランジスタＱ２のベース領域を夫々構成
し、一方半導体領域５が半導体領域６に連接せる
P+型層であることにより、今半導体層１を接地
するものとすれば、等価回路でみて第２図に示す
如くトランジスタＱ１のエミツタが電極９に、ト
ランジスタＱ１のコレクタ及びトランジスタＱ２
のベースが互に接続されて電極１１に、トランジ
スタＱ１のベース及びトランジスタのエミツタが
互に接続されて接地に、トランジスタＱ２のコレ
クタが電極１０に夫々導出されてなる所謂インテ
グレーテツドインジエクシヨンロジツク回路の構
成を有するものである。尚半導体領域７はトラン
ジスタＱ２のベース補償用層即ち所謂カラー層で
ある。
び６を夫々エミツタ領域及びコレクタ領域、半導
体層２の領域４及び６間の領域をベース領域とせ
るPNP型のバイポーラ型トランジスタＱ１と、半
導体層２、半導体領域６及び８を夫夫エミツタ領
域、ベース領域及びコレクタ領域とせるNPN型
のバイポーラ型トランジスタＱ２との構成を有
し、従つて半導体層２がトランジスタＱ１のベー
ス領域及びトランジスタＱ２のエミツタ領域を、
半導体領域６がトランジスタＱ１のコレクタ領域
及びトランジスタＱ２のベース領域を夫々構成
し、一方半導体領域５が半導体領域６に連接せる
P+型層であることにより、今半導体層１を接地
するものとすれば、等価回路でみて第２図に示す
如くトランジスタＱ１のエミツタが電極９に、ト
ランジスタＱ１のコレクタ及びトランジスタＱ２
のベースが互に接続されて電極１１に、トランジ
スタＱ１のベース及びトランジスタのエミツタが
互に接続されて接地に、トランジスタＱ２のコレ
クタが電極１０に夫々導出されてなる所謂インテ
グレーテツドインジエクシヨンロジツク回路の構
成を有するものである。尚半導体領域７はトラン
ジスタＱ２のベース補償用層即ち所謂カラー層で
ある。
所で斯る半導体装置による場合、トランジスタ
Ｑ１及びＱ２を構成する半導体領域４，５，６及
び８等を高精度で所期の位置に微細に形成するこ
とに比較的大なる困難を伴なう為トランジスタＱ
１及びＱ２を構成せる領域の半導体層２に占める
面積が比較的大きくなり、依つて半導体装置を高
集積化するに一定の限度を有していた。又トラン
ジスタＱ１が所謂ラチラル構成を有し、この為層
２の領域４及び６間の領域によるトランジスタＱ
１のベース領域の幅が比較的大となり、又トラン
ジスタＱ１のベース領域が層２の領域４及び６間
の領域で形成されていてそのベース領域が領域４
及び６間の領域以外の領域にも大きく拡がつてい
るので、トランジスタＱ１のベース領域に注入さ
れるキヤリアの利用効率が比較的低く、一方層２
の不純物濃度、領域６の深さ及び面積等が、トラ
ンジスタＱ１を高速度でスイツチング動作せしめ
ることを考えるときそれによつて制限を受ける等
の理由でトランジスタＱ１がその消費電力が比較
的大で且ベース接地電流利得が比較的低いものと
してしか得られないという欠点を有していた。更
にトランジスタＱ２のエミツタ領域の層２にて形
成され而してその層２の厚さを十分浅くすること
が出来ない等の理由によりトランジスタＱ２がス
イツチング速度の十分高いものとして得られない
等の欠点を有していた。
Ｑ１及びＱ２を構成する半導体領域４，５，６及
び８等を高精度で所期の位置に微細に形成するこ
とに比較的大なる困難を伴なう為トランジスタＱ
１及びＱ２を構成せる領域の半導体層２に占める
面積が比較的大きくなり、依つて半導体装置を高
集積化するに一定の限度を有していた。又トラン
ジスタＱ１が所謂ラチラル構成を有し、この為層
２の領域４及び６間の領域によるトランジスタＱ
１のベース領域の幅が比較的大となり、又トラン
ジスタＱ１のベース領域が層２の領域４及び６間
の領域で形成されていてそのベース領域が領域４
及び６間の領域以外の領域にも大きく拡がつてい
るので、トランジスタＱ１のベース領域に注入さ
れるキヤリアの利用効率が比較的低く、一方層２
の不純物濃度、領域６の深さ及び面積等が、トラ
ンジスタＱ１を高速度でスイツチング動作せしめ
ることを考えるときそれによつて制限を受ける等
の理由でトランジスタＱ１がその消費電力が比較
的大で且ベース接地電流利得が比較的低いものと
してしか得られないという欠点を有していた。更
にトランジスタＱ２のエミツタ領域の層２にて形
成され而してその層２の厚さを十分浅くすること
が出来ない等の理由によりトランジスタＱ２がス
イツチング速度の十分高いものとして得られない
等の欠点を有していた。
依つて本発明は上述せる欠点のない新規な斯種
半導体装置の製法を提案せんとするもので、第３
図を伴つて本発明による半導体装置の製法の一例
を詳述する所より明らかとなるであろう。
半導体装置の製法を提案せんとするもので、第３
図を伴つて本発明による半導体装置の製法の一例
を詳述する所より明らかとなるであろう。
第３図Ａに示す如く例えばN+型単結晶シリコ
ンでなるN+型結晶半導体層２１上に例えばエピ
タキシヤル成長法によつてN-型単結晶シリコン
でなるN-型単結晶半導体層２２が形成され、而
してこの層２２の主面２３に第３図Ｂに示す如く
例えば熱酸化法によつてシリコン酸化物でなる絶
縁層２４を形成し、CVD法によつて例えばボロ
ンの如きＰ型不純物を高濃度で含む多結晶シリコ
ンでなる多結晶半導体導体層２５をそれ等の順に
形成する。
ンでなるN+型結晶半導体層２１上に例えばエピ
タキシヤル成長法によつてN-型単結晶シリコン
でなるN-型単結晶半導体層２２が形成され、而
してこの層２２の主面２３に第３図Ｂに示す如く
例えば熱酸化法によつてシリコン酸化物でなる絶
縁層２４を形成し、CVD法によつて例えばボロ
ンの如きＰ型不純物を高濃度で含む多結晶シリコ
ンでなる多結晶半導体導体層２５をそれ等の順に
形成する。
次に例えば層２５に対する例えばフオトエツチ
ング法によるエツチング処理によつて第３図Ｃに
示す如く層２５に所要の大いさの窓２６及び２７
を穿設し、続いて窓２６及び２７の穿設された層
２５をマスクとせる層２４に対するエツチング処
理をなして第３図Ｃに示す如く層２４に窓２８及
び２９を穿設し、この場合層２４に対してその層
２４の厚さに対して20％程度のサイドエツチを施
し、依つて窓２８及び２９を夫々層２５の窓２６
及び２７に比しサイドエツチ分丈け大なるものと
して得、而して層２２を窓２８及び２６、及び２
９及び２７を通じて露呈せしめる。
ング法によるエツチング処理によつて第３図Ｃに
示す如く層２５に所要の大いさの窓２６及び２７
を穿設し、続いて窓２６及び２７の穿設された層
２５をマスクとせる層２４に対するエツチング処
理をなして第３図Ｃに示す如く層２４に窓２８及
び２９を穿設し、この場合層２４に対してその層
２４の厚さに対して20％程度のサイドエツチを施
し、依つて窓２８及び２９を夫々層２５の窓２６
及び２７に比しサイドエツチ分丈け大なるものと
して得、而して層２２を窓２８及び２６、及び２
９及び２７を通じて露呈せしめる。
次にCVD法によつて層２５、窓２８及び２
６、及び２９及び２７内に連続延長して第３図Ｄ
に示す如く例えばボロンの如きＰ型不純物を高濃
度で含む多結晶シリコンでなる多結晶シリコンで
なる多結晶半導体層３０を形成してこの層３０及
び上述せる層２５よりなる層３１を形成する。
６、及び２９及び２７内に連続延長して第３図Ｄ
に示す如く例えばボロンの如きＰ型不純物を高濃
度で含む多結晶シリコンでなる多結晶シリコンで
なる多結晶半導体層３０を形成してこの層３０及
び上述せる層２５よりなる層３１を形成する。
次に層３１に対する垂直上方よりのイオンミリ
ングによつて層３１をその外表面側より一部除去
して第３図Ｅに示す如く上述せる窓２８及び２９
の内面上及び層２４上に層３１を残すもその窓２
８及び２９の内周面に残された層３０にて取囲ま
れた窓２８及び２９の底には層３０を残さず、従
つて窓２８及び２９内の外側部より絶縁層２４上
に延長せる、層３１による多結晶半導体層３２を
形成する。
ングによつて層３１をその外表面側より一部除去
して第３図Ｅに示す如く上述せる窓２８及び２９
の内面上及び層２４上に層３１を残すもその窓２
８及び２９の内周面に残された層３０にて取囲ま
れた窓２８及び２９の底には層３０を残さず、従
つて窓２８及び２９内の外側部より絶縁層２４上
に延長せる、層３１による多結晶半導体層３２を
形成する。
次に層３２に対する例えばフオトエツチング処
理によつて第３図Ｆ―１及びＦ―２に示す如く、
層３２の窓２８及び２９内の領域及びそれ等間の
領域、及びこれにより僅かに外側に拡がる領域は
残すもこれ等領域以外の所要とせざる領域を除去
する。
理によつて第３図Ｆ―１及びＦ―２に示す如く、
層３２の窓２８及び２９内の領域及びそれ等間の
領域、及びこれにより僅かに外側に拡がる領域は
残すもこれ等領域以外の所要とせざる領域を除去
する。
次に層３２に対する例えばウエツト酸素の雰囲
気での800℃の熱酸化淑理により層３２の外表面
部側を酸化して即ち絶縁化して第３図Ｇに示す如
くSiO2でなる絶縁層３３を形成すると共に、層
２２内の層３２が層２２と連接せる領域下に層３
２よりこれに含まれているＰ型不純物を導入して
P+型半導体領域３４及び３５を形成する。この
場合層２２の層３２にて覆われていないで露呈せ
る領域も酸化して即ち絶縁化してSiO2でなる絶
縁層３６が形成されるがその絶縁層３６は、それ
が単結晶でなる半導体層の表面側の絶縁化による
ものであり、一方絶縁層３３が多結晶半導体層の
表面側の絶縁化によるものであるので、絶縁層３
３に比し格段的に薄く形成されるものである。
気での800℃の熱酸化淑理により層３２の外表面
部側を酸化して即ち絶縁化して第３図Ｇに示す如
くSiO2でなる絶縁層３３を形成すると共に、層
２２内の層３２が層２２と連接せる領域下に層３
２よりこれに含まれているＰ型不純物を導入して
P+型半導体領域３４及び３５を形成する。この
場合層２２の層３２にて覆われていないで露呈せ
る領域も酸化して即ち絶縁化してSiO2でなる絶
縁層３６が形成されるがその絶縁層３６は、それ
が単結晶でなる半導体層の表面側の絶縁化による
ものであり、一方絶縁層３３が多結晶半導体層の
表面側の絶縁化によるものであるので、絶縁層３
３に比し格段的に薄く形成されるものである。
次に絶縁層３３及び３６に対する全面エツチン
グ処理により層３６が層３３に比し格段的に薄い
こと及び層３３が不純物を高濃度に含み、一方層
３６は斯る不純物を含んでいないので、層３６が
層３３に比し早い速度でエツチングされることを
利用して第３図Ｈに示す如く層３３の表面側を一
部除去すると共に層３６を層２２上より全く除去
し、これにより層３３による層２２を露呈せしめ
る窓３７及び３８を形成する。
グ処理により層３６が層３３に比し格段的に薄い
こと及び層３３が不純物を高濃度に含み、一方層
３６は斯る不純物を含んでいないので、層３６が
層３３に比し早い速度でエツチングされることを
利用して第３図Ｈに示す如く層３３の表面側を一
部除去すると共に層３６を層２２上より全く除去
し、これにより層３３による層２２を露呈せしめ
る窓３７及び３８を形成する。
次に例えばフオトエツチング法を用いて第３図
Ｉに示す如く窓３７内に層３３より延長せる例え
ば多結晶シリコンの如きマスク用層３９を配し、
次に例えばボロンの如きＰ型不純物を窓３８を通
じて層２２内に打込み、然る后熱処理をなすとい
うイオン打込法によつて第３図Ｉに示す如く層２
２の窓３８に臨む領域下の所定の深さ位置に上述
せる領域３５に連接せるＰ型半導体領域４１を形
成する。
Ｉに示す如く窓３７内に層３３より延長せる例え
ば多結晶シリコンの如きマスク用層３９を配し、
次に例えばボロンの如きＰ型不純物を窓３８を通
じて層２２内に打込み、然る后熱処理をなすとい
うイオン打込法によつて第３図Ｉに示す如く層２
２の窓３８に臨む領域下の所定の深さ位置に上述
せる領域３５に連接せるＰ型半導体領域４１を形
成する。
次に層３９を例えばエツチング処理により除去
し、次に例えばCVD法によつて層３３、窓３７
及び３８等上に連続延長して例えば砒素でなるＮ
型不純物を含む多結晶シリコンでなる多結晶半導
体層を形成し、次にその多結晶半導体層上に例え
ばCVD法によつて例えばSiO2でなる絶縁層を形
成し、然る后斯く形成された絶縁層及び多結晶半
導体層に対するフオトエツチング処理をなして、
之等絶縁層及び多結晶半導体層の層３３による一
方の窓３８内の領域及びこれより層３３上に延長
せる領域の窓３８側の領域はこれを残すも、他の
領域はこれを除去して第３図Ｊに示す如くＮ型不
純物を含む多結晶半導体層４２及び絶縁層４３を
形成する。
し、次に例えばCVD法によつて層３３、窓３７
及び３８等上に連続延長して例えば砒素でなるＮ
型不純物を含む多結晶シリコンでなる多結晶半導
体層を形成し、次にその多結晶半導体層上に例え
ばCVD法によつて例えばSiO2でなる絶縁層を形
成し、然る后斯く形成された絶縁層及び多結晶半
導体層に対するフオトエツチング処理をなして、
之等絶縁層及び多結晶半導体層の層３３による一
方の窓３８内の領域及びこれより層３３上に延長
せる領域の窓３８側の領域はこれを残すも、他の
領域はこれを除去して第３図Ｊに示す如くＮ型不
純物を含む多結晶半導体層４２及び絶縁層４３を
形成する。
次に図示せざるも、例えば燐の如きＮ型不純物
を含む例えばSiO2の如き絶縁層を例えばCVD法
によつて層３３，４３上及び窓３６内に延長して
形成し、次に熱処理をなし、然る后絶縁層を除去
するという固相固相拡散法によつて結局第３図Ｋ
に示す如く層２２内の窓３６に臨む領域に主面２
３側よりＮ型半導体領域４５を前述せる領域３４
に連接して形成し、又この領域４５を形成時の熱
処理によつて第３図Ｋに示す如く層２２の層４２
と連接せる領域内に層４２よりこれに含まれてい
るＮ型不純物を主面２３側より拡散し、結局領域
３５及び４１に連接せるＮ型半導体領域４６を形
成する。
を含む例えばSiO2の如き絶縁層を例えばCVD法
によつて層３３，４３上及び窓３６内に延長して
形成し、次に熱処理をなし、然る后絶縁層を除去
するという固相固相拡散法によつて結局第３図Ｋ
に示す如く層２２内の窓３６に臨む領域に主面２
３側よりＮ型半導体領域４５を前述せる領域３４
に連接して形成し、又この領域４５を形成時の熱
処理によつて第３図Ｋに示す如く層２２の層４２
と連接せる領域内に層４２よりこれに含まれてい
るＮ型不純物を主面２３側より拡散し、結局領域
３５及び４１に連接せるＮ型半導体領域４６を形
成する。
次に例えばCVD法によつて層３３及び４３上
及び窓３７内に連続延長して例えばボロンの如き
Ｐ型不純物を含む多結晶シリコンでなる多結晶半
導体層を形成し、次にその多結晶半導体層上に例
えばCVD法によつて例えばSiO2でなる絶縁層を
形成し、然る后斯く形成された絶縁層及び多結晶
半導体層に対するフオトエツチング処理をなし
て、之等絶縁層及び多結晶半導体層の層３３によ
る一方の窓３７内の領域及びこれより層３３上に
延長せる領域の窓３７側の領域はこれを残すも、
他の領域はこれを除去して第３図Ｌに示す如くＰ
型不純物を含む多結晶半導体層４７及び絶縁層４
８を形成する。次に熱処理をなして窓３７に臨む
領域４５の層４７と連接せる領域内に層４７より
これに含まれるＰ型不純物を主面２３側より拡散
し、結局第３図Ｌに示す如く領域４５内に領域３
４と連接せずして絶縁層３３の領域４５に連接せ
る領域内に周縁を有するP+型半導体領域４９を
形成する。
及び窓３７内に連続延長して例えばボロンの如き
Ｐ型不純物を含む多結晶シリコンでなる多結晶半
導体層を形成し、次にその多結晶半導体層上に例
えばCVD法によつて例えばSiO2でなる絶縁層を
形成し、然る后斯く形成された絶縁層及び多結晶
半導体層に対するフオトエツチング処理をなし
て、之等絶縁層及び多結晶半導体層の層３３によ
る一方の窓３７内の領域及びこれより層３３上に
延長せる領域の窓３７側の領域はこれを残すも、
他の領域はこれを除去して第３図Ｌに示す如くＰ
型不純物を含む多結晶半導体層４７及び絶縁層４
８を形成する。次に熱処理をなして窓３７に臨む
領域４５の層４７と連接せる領域内に層４７より
これに含まれるＰ型不純物を主面２３側より拡散
し、結局第３図Ｌに示す如く領域４５内に領域３
４と連接せずして絶縁層３３の領域４５に連接せ
る領域内に周縁を有するP+型半導体領域４９を
形成する。
次に層３３，４３及び４８に対する例えばフオ
トエツチング処理によつて、第３図Ｍに示す如く
層３３の中央部位置、層４３の層４８側とは反対
側、層４８の層４３側とは反対側に夫々窓５１，
５２及び５３を穿設し、斯くて層３２，４２及び
４７を夫々之等窓５１，５２及び５３を通じて露
呈せしめる。
トエツチング処理によつて、第３図Ｍに示す如く
層３３の中央部位置、層４３の層４８側とは反対
側、層４８の層４３側とは反対側に夫々窓５１，
５２及び５３を穿設し、斯くて層３２，４２及び
４７を夫々之等窓５１，５２及び５３を通じて露
呈せしめる。
次に例えば蒸着法によつて層３３，４３及び４
８上、及び窓５１，５２及び５３内に連続延長し
て導電性層を形成し、然る后例えばフオトエツチ
ング処理によつて第３図Ｎ―１及びＮ―２に示す
如く窓５１，５２及び５３を通じて夫夫層３３，
３４及び４８に連結せる電極５４，５５及び５６
を形成する。
８上、及び窓５１，５２及び５３内に連続延長し
て導電性層を形成し、然る后例えばフオトエツチ
ング処理によつて第３図Ｎ―１及びＮ―２に示す
如く窓５１，５２及び５３を通じて夫夫層３３，
３４及び４８に連結せる電極５４，５５及び５６
を形成する。
以上が本発明による半導体装置の製法の一例で
あるが、斯る製法によつて得られる第３図Ｎ―１
及びＮ―２に示す本発明の一例による半導体装置
は、領域３４，４５及び４９を夫々コレクタ、ベ
ース及びエミツタ領域とせるPNP型のバイポーラ
トランジスタＱ１を構成し、又層２２内の領域４
６，４１及び３５をコレクタ、ベース及びベース
補償領域、層２１の領域４１下の領域をエミツタ
領域とせるNPN型のバイポーラトランジスタＱ
２を構成し、そしてその領域３４従つてトランジ
スタＱ１のコレクタ領域と領域３５従つてトラン
ジスタＱ２のベース領域とが層３２にて互に連結
され且その層３２を介して電極５４に導出され、
又層２１を予め接地して置くことにより、領域４
５従つてトランジスタＱ１のベース領域と層２１
の領域４１下の領域従つてトランジスタＱ２のエ
ミツタ領域とが層２２及び２１を介して接地さ
れ、領域４９従つてトランジスタＱ１のエミツタ
領域が層４７を介して電極５６に導出され、領域
４６従つてトランジスタＱ２のコレクタが層４２
を介して電極５５に導出され、従つて等価回路で
みて第２図にて上述せると全く同様の所謂インテ
グレーテツドインジエクシヨンロジツク回路の構
成を有すること明らかであるが、そのトランジス
タＱ１及びＱ２が第３図にて上述せる如くに所謂
セルフアラメントによつて高精度で微細に形成さ
れ等の理由で層２２に占める面積が第１図の半導
体装置のトランジスタＱ１及びＱ２の場合に比し
格段的に小で済み、依つて半導体装置を第１図の
場合に比し格段的に高集積化し得るものである。
又PNP型のトランジスタＱ１が所謂２重拡散によ
つて形成されているのでそのトランジスタＱ１の
ベース接地電流増巾率が第１図の場合に比し格段
的に大となり、又トランジスタＱ１のコレクタ領
域３４とトランジスタＱ２のベース領域４１とが
多結晶半導体層３２を介して連結され、そしてそ
の層３２が高濃度で不純物を含んでいるので低い
抵抗を有するので、トランジスタＱ１のコレクタ
領域３４より多数キヤリアが効率良くトランジス
タＱ２のベース領域に注入され、更に上述せる如
くトランジスタＱ１及びＱ２の何れも小なる電極
を占めて形成されることにより各トランジスタに
関する寄生容量が小である等の理由で、第１図の
場合に比し小なる消費電力での動作が得られるも
のである。更に上述せる如く各トランジスタＱ１
及びＱ２に関する寄生容量が小であるので各トラ
ンジスタが高速スイツチング動作をなす等の大な
る特徴を有するものである。
あるが、斯る製法によつて得られる第３図Ｎ―１
及びＮ―２に示す本発明の一例による半導体装置
は、領域３４，４５及び４９を夫々コレクタ、ベ
ース及びエミツタ領域とせるPNP型のバイポーラ
トランジスタＱ１を構成し、又層２２内の領域４
６，４１及び３５をコレクタ、ベース及びベース
補償領域、層２１の領域４１下の領域をエミツタ
領域とせるNPN型のバイポーラトランジスタＱ
２を構成し、そしてその領域３４従つてトランジ
スタＱ１のコレクタ領域と領域３５従つてトラン
ジスタＱ２のベース領域とが層３２にて互に連結
され且その層３２を介して電極５４に導出され、
又層２１を予め接地して置くことにより、領域４
５従つてトランジスタＱ１のベース領域と層２１
の領域４１下の領域従つてトランジスタＱ２のエ
ミツタ領域とが層２２及び２１を介して接地さ
れ、領域４９従つてトランジスタＱ１のエミツタ
領域が層４７を介して電極５６に導出され、領域
４６従つてトランジスタＱ２のコレクタが層４２
を介して電極５５に導出され、従つて等価回路で
みて第２図にて上述せると全く同様の所謂インテ
グレーテツドインジエクシヨンロジツク回路の構
成を有すること明らかであるが、そのトランジス
タＱ１及びＱ２が第３図にて上述せる如くに所謂
セルフアラメントによつて高精度で微細に形成さ
れ等の理由で層２２に占める面積が第１図の半導
体装置のトランジスタＱ１及びＱ２の場合に比し
格段的に小で済み、依つて半導体装置を第１図の
場合に比し格段的に高集積化し得るものである。
又PNP型のトランジスタＱ１が所謂２重拡散によ
つて形成されているのでそのトランジスタＱ１の
ベース接地電流増巾率が第１図の場合に比し格段
的に大となり、又トランジスタＱ１のコレクタ領
域３４とトランジスタＱ２のベース領域４１とが
多結晶半導体層３２を介して連結され、そしてそ
の層３２が高濃度で不純物を含んでいるので低い
抵抗を有するので、トランジスタＱ１のコレクタ
領域３４より多数キヤリアが効率良くトランジス
タＱ２のベース領域に注入され、更に上述せる如
くトランジスタＱ１及びＱ２の何れも小なる電極
を占めて形成されることにより各トランジスタに
関する寄生容量が小である等の理由で、第１図の
場合に比し小なる消費電力での動作が得られるも
のである。更に上述せる如く各トランジスタＱ１
及びＱ２に関する寄生容量が小であるので各トラ
ンジスタが高速スイツチング動作をなす等の大な
る特徴を有するものである。
尚上述に於ては本発明のより適切な例を述べた
ものであり、例えば上述せるＰ型をＮ型、Ｎ型を
Ｐ型と読み代えた構成とすることも出来、その他
本発明の精神を脱することなしに種々の変型変更
をなし得るであろう。
ものであり、例えば上述せるＰ型をＮ型、Ｎ型を
Ｐ型と読み代えた構成とすることも出来、その他
本発明の精神を脱することなしに種々の変型変更
をなし得るであろう。
第１図は従来の半導体装置を示す略線的断面
図、第２図は第１図に示す半導体装置及び本発明
に依つて得られる半導体装置の等価回路を示す
図、第３図Ａ〜Ｎ―２は本発明に依る半導体装置
の製法の一例を示す略線的断面図である。 図中Ｑ１はPNP型のバイポーラ型トランジス
タ、Ｑ２はNPN型のバイポーラ型トランジス
タ、２１及び２２は単結晶半動体層、２４，３
３，４３及び４８は絶縁層、２５，３０，３１，
３２，４２及び４７は多結晶半導体層、２６，２
７，２８，２９，３７，３８，５１及び５３は
窓、３４，３５，４１，４５，４６及び４９は半
導体領域、５４〜５６は電極を夫々示す。
図、第２図は第１図に示す半導体装置及び本発明
に依つて得られる半導体装置の等価回路を示す
図、第３図Ａ〜Ｎ―２は本発明に依る半導体装置
の製法の一例を示す略線的断面図である。 図中Ｑ１はPNP型のバイポーラ型トランジス
タ、Ｑ２はNPN型のバイポーラ型トランジス
タ、２１及び２２は単結晶半動体層、２４，３
３，４３及び４８は絶縁層、２５，３０，３１，
３２，４２及び４７は多結晶半導体層、２６，２
７，２８，２９，３７，３８，５１及び５３は
窓、３４，３５，４１，４５，４６及び４９は半
導体領域、５４〜５６は電極を夫々示す。
Claims (1)
- 【特許請求の範囲】 １ 同一半導体基板内にNPNトランジスタと
PNPトランジスタとが設けられ、上記PNPトラン
ジスタのコレクタと上記NPNトランジスタのベ
ースとが、上記PNPトランジスタのベースと上記
NPNトランジスタのエミツタとがそれぞれ電気
的に接続された構造からなる半導体装置の製造法
において、 第１の導電型を有する半導体層の主面上に第１
の絶縁層と第２の導電型を有する第１の多結晶半
導体層とをそれ等の順に形成する工程と、 上記第１の絶縁層及び上記第１の多結晶半動体
層に上記半動体層の主面に達する第１及び第２の
窓を穿設する工程と、 上記第１の多結晶半導体層上及び上記第１及び
第２の窓内に第２の導電型を有する第２の多結晶
半導体層を形成して当該第２の多結晶半導体層及
び上記第１の多結晶半動体層よりなる第３の多結
晶半導体層を形成する工程と、 上記第１及び第２の窓内の外側より上記第１の
絶縁層上に局部的に延長する上記第３の多結晶半
導体層による第４の多結晶半導体層を形成する工
程と、 上記半導体層の上記第１及び第２の窓内の位置
に於ける上記第４の多結晶半導体層に連接する領
域下に夫々上記第４の多結晶半導体層よりの不純
物の拡散による第２の導電型を有する第１及び第
２の半導体領域を形成し、且上記第１及び第２の
窓内に於て上記半導体を外部に臨ませる第３及び
第４の窓を有する上記第４の多結晶半導体層の外
表面部側の絶縁化された第２の絶縁層を形成する
工程と、 上記第４の窓を覆うマスク層を設けて、上記半
導体層の上記第３の窓に臨む領域下に上記第１の
半導体領域に連接せる第２の導電型を有する第３
の半動体領域を形成する工程と、 上記マスク層を除去し、上記第３の窓及び第２
の絶縁層に連続延長し、上記第４の窓の領域には
延長していない第１の導電型の不純物を含む第５
の多結晶半導体層を形成し、該第５の多結晶半導
体層の不純物を導入して、上記半導体層の上記第
３の窓に臨む領域下に上記第１及び第３の半導体
領域に連接する第１の導電型を有する第４の半導
体領域を形成し、かつ、上記半導体層の上記第４
の窓に臨む領域下に上記第２の半導体領域に連接
する第１の導電型を有する第５の半導体領域を形
成する工程と、 上記第４の窓及び第２の絶縁層に連続層に連続
延長する第２の導電型の不純物を含む第６の多結
晶半導体層を形成し、該第６の多結晶半導体層の
不純物を導入して、上記第５の領域内に上記第２
の半導体領域と連接しない第２の導電型を有する
第６の半導体領域を形成する工程とを含んで、上
記第２の領域をコレクタ領域、上記第５の領域を
ベース領域及び上記第６の領域をエミツタ領域と
してPNPトランジスタを、上記第１及び第３の領
域をベース領域、第４の領域をコレクタ領域並び
に上記半導体層をエミツタとしてNPNトランジ
スタを製造することを特徴とする半導体装置の製
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13755377A JPS5470781A (en) | 1977-11-16 | 1977-11-16 | Semiconductor device and its manufacture |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13755377A JPS5470781A (en) | 1977-11-16 | 1977-11-16 | Semiconductor device and its manufacture |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5470781A JPS5470781A (en) | 1979-06-06 |
| JPS6123659B2 true JPS6123659B2 (ja) | 1986-06-06 |
Family
ID=15201393
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13755377A Granted JPS5470781A (en) | 1977-11-16 | 1977-11-16 | Semiconductor device and its manufacture |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5470781A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4319932A (en) * | 1980-03-24 | 1982-03-16 | International Business Machines Corporation | Method of making high performance bipolar transistor with polysilicon base contacts |
| JPS5758352A (en) * | 1980-09-26 | 1982-04-08 | Hitachi Ltd | Manufacture of semiconductor device |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5283081A (en) * | 1975-12-29 | 1977-07-11 | Philips Nv | Semiconductor device and method of producing same |
| JPS5283080A (en) * | 1975-12-29 | 1977-07-11 | Philips Nv | Ic and method of producing same |
-
1977
- 1977-11-16 JP JP13755377A patent/JPS5470781A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5283081A (en) * | 1975-12-29 | 1977-07-11 | Philips Nv | Semiconductor device and method of producing same |
| JPS5283080A (en) * | 1975-12-29 | 1977-07-11 | Philips Nv | Ic and method of producing same |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5470781A (en) | 1979-06-06 |
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