JPH04206730A - 半導体装置 - Google Patents
半導体装置Info
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- JPH04206730A JPH04206730A JP33741590A JP33741590A JPH04206730A JP H04206730 A JPH04206730 A JP H04206730A JP 33741590 A JP33741590 A JP 33741590A JP 33741590 A JP33741590 A JP 33741590A JP H04206730 A JPH04206730 A JP H04206730A
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Landscapes
- Bipolar Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置に関し、特にコレクタ抵抗を低減し
たバイポーラ素子に関するものである。
たバイポーラ素子に関するものである。
第3図は従来の代表的なバイポーラトランジスタである
縦型NPN型トランジスタの構造を示す断面図である。
縦型NPN型トランジスタの構造を示す断面図である。
図において、(1)はP−型基板、(2)はN+型埋め
込みコレクタ層、(3)はN−型エピ゛タキシャルCコ
レクタ)層、(4)はN生型コレクタ引き出し層、(5
)はN中型エミッタ層、(6)はP型ベース層、(7)
はコレクタ電極、(8)はエミッタ電極−(9)はベー
ス電極、(100)は酸化膜素子分離領域である。
込みコレクタ層、(3)はN−型エピ゛タキシャルCコ
レクタ)層、(4)はN生型コレクタ引き出し層、(5
)はN中型エミッタ層、(6)はP型ベース層、(7)
はコレクタ電極、(8)はエミッタ電極−(9)はベー
ス電極、(100)は酸化膜素子分離領域である。
次に動作について説明する。
N+フレクタ引き出し層(4)は、不純物濃度の低いN
″″型エピタキシャルCコレクタ)層(3)とコレクタ
電極(7)との間ではオーミック(Ohmic)な電気
的接続をとる事が難しいため、電極直下の不純物濃度を
増加させることによりオーミッタな電気的接続をとるこ
とを目的に形成されている。また、尉型埋み込みコレク
タ層(2)はトランジスタのコレクタ抵抗を低減させる
ために設けられている。これは、トランジスタの主電流
であるエミッタ電流が深さ方向に流れるためコレクタ電
極(7)を基板(1)表面まで引き出す構造が必要であ
り、またエピタキシャル(コレクタ)層(3)はベース
・コレクタ閲耐圧を上げろために不純物濃度が低く(抵
抗率が高くなる)、このためトランジスタの寄生成分で
あるコレクタ抵抗を低くすることが必要であるという2
つの目的のために形成されている。
″″型エピタキシャルCコレクタ)層(3)とコレクタ
電極(7)との間ではオーミック(Ohmic)な電気
的接続をとる事が難しいため、電極直下の不純物濃度を
増加させることによりオーミッタな電気的接続をとるこ
とを目的に形成されている。また、尉型埋み込みコレク
タ層(2)はトランジスタのコレクタ抵抗を低減させる
ために設けられている。これは、トランジスタの主電流
であるエミッタ電流が深さ方向に流れるためコレクタ電
極(7)を基板(1)表面まで引き出す構造が必要であ
り、またエピタキシャル(コレクタ)層(3)はベース
・コレクタ閲耐圧を上げろために不純物濃度が低く(抵
抗率が高くなる)、このためトランジスタの寄生成分で
あるコレクタ抵抗を低くすることが必要であるという2
つの目的のために形成されている。
1114図は、コレクタ抵抗を更に低減させるために、
N中型コレクタ引き出し層(4)をN+型埋め込みコレ
クタ層(2)に達するように形成したNPN型バイポー
ラトランジスタの構造断面図である。
N中型コレクタ引き出し層(4)をN+型埋め込みコレ
クタ層(2)に達するように形成したNPN型バイポー
ラトランジスタの構造断面図である。
第5図(a)〜(C)は、第4図に示したトランジスタ
構造の主要部の製造工程を示す断面図である。以下、笛
5図(8)〜(e)における製造方法について述べる。
構造の主要部の製造工程を示す断面図である。以下、笛
5図(8)〜(e)における製造方法について述べる。
まず、第5図(a)のように、P−型半導体基板(1)
表面の素子形成領域にイオン注入等により選択的にN十
型埋め込みコレクタ層(2)を形成した後、全面にN−
型エピタキシャル層(3)を形成し、その後、素子形成
領域以外のエピタキシャル層(3)をN+型埋め込みコ
レクタ層(2)に達するまで酸化して酸化膜分離領域(
100)を形成する。
表面の素子形成領域にイオン注入等により選択的にN十
型埋め込みコレクタ層(2)を形成した後、全面にN−
型エピタキシャル層(3)を形成し、その後、素子形成
領域以外のエピタキシャル層(3)をN+型埋め込みコ
レクタ層(2)に達するまで酸化して酸化膜分離領域(
100)を形成する。
次に、第5図(b)のように、基板(1)表面に堆積し
た拡散源CN型不純物の入ったガラスなど)からの熱拡
散や、イオン注入によるN型不純物を注入後に熱拡散す
ることにより、N+型コレクタ電極引き出し層(4)を
N十型埋め込みコレク外12)に達するように形成する
。エピタキシャル層(3)の厚さにわたって不純物を拡
散させるために、一般的にこの工程に用いられるN型不
純物としては熱拡散係数の大きいリン(燐)le使用す
ることが多い。また、この不純物は基板(1)(例えば
、結晶軸<100) )に対し水平方向よりも深さ方向
へ拡散しやすいことが知られており、不純物領域は水平
方向よりも深さ方向に長い領域を形成する。
た拡散源CN型不純物の入ったガラスなど)からの熱拡
散や、イオン注入によるN型不純物を注入後に熱拡散す
ることにより、N+型コレクタ電極引き出し層(4)を
N十型埋め込みコレク外12)に達するように形成する
。エピタキシャル層(3)の厚さにわたって不純物を拡
散させるために、一般的にこの工程に用いられるN型不
純物としては熱拡散係数の大きいリン(燐)le使用す
ることが多い。また、この不純物は基板(1)(例えば
、結晶軸<100) )に対し水平方向よりも深さ方向
へ拡散しやすいことが知られており、不純物領域は水平
方向よりも深さ方向に長い領域を形成する。
次に、N5図((+)のように、ベース層(6)、エミ
ツタ層(5)を形成し一最後にコレクタ電極(7)、ベ
ース電極(9)、エミッタ電極(8)を形成する。
ツタ層(5)を形成し一最後にコレクタ電極(7)、ベ
ース電極(9)、エミッタ電極(8)を形成する。
従来の半導体装置は以上のように構成されているので、
N+型コレクタ引き出し層(4)の形成は讐基板(1)
表面に堆積した拡散源CN型不純物の入ったガラスなど
)からの熱拡散や、エピタキシャル層(3)上部にイオ
ン注入された不純物の熱拡散などで行われていた。
N+型コレクタ引き出し層(4)の形成は讐基板(1)
表面に堆積した拡散源CN型不純物の入ったガラスなど
)からの熱拡散や、エピタキシャル層(3)上部にイオ
ン注入された不純物の熱拡散などで行われていた。
このため、N中型コレクタ引き出し層(4)は、表面付
近の不純物濃度が高く、水平方向及び深さ方向への不純
物の拡散係数の差異により、その幅と不純物濃度が深さ
とともに減少するような構造となる。
近の不純物濃度が高く、水平方向及び深さ方向への不純
物の拡散係数の差異により、その幅と不純物濃度が深さ
とともに減少するような構造となる。
従って、コレクタ引き出し層(4)と埋め込みコレクタ
層(2)との低抵抗C高不純物濃度)な接点は、木質的
なトランジスタ動作に関係するエミッタ直下の領域、す
なわち、活性領域より遠のくことになり、トランジスタ
の寄生成分であるコレクタ抵抗が低減できないという問
題点があった。
層(2)との低抵抗C高不純物濃度)な接点は、木質的
なトランジスタ動作に関係するエミッタ直下の領域、す
なわち、活性領域より遠のくことになり、トランジスタ
の寄生成分であるコレクタ抵抗が低減できないという問
題点があった。
本発明は上記の問題点を解消するために為されたもので
、コレクタ抵抗のいっそう低減されたバイポーラ半導体
装置を得ることを目的とする。
、コレクタ抵抗のいっそう低減されたバイポーラ半導体
装置を得ることを目的とする。
本発明に係る半導体装置は、半導体基板表面に高不純物
濃度の埋め込み層を形成し、該高濃度埋め込み層上に低
不純物濃度層を形成し該高濃度埋め込み層と電極とを結
ぶ高濃度不純物領域を形成したもので該高濃度不純物領
域の幅が不純物領域の深さとともに増加するように形成
されたものである。
濃度の埋め込み層を形成し、該高濃度埋め込み層上に低
不純物濃度層を形成し該高濃度埋め込み層と電極とを結
ぶ高濃度不純物領域を形成したもので該高濃度不純物領
域の幅が不純物領域の深さとともに増加するように形成
されたものである。
本発明に係る半導体装置は、埋め込みコレクタ層に達す
るように形成されたコレクタ引き出し層の幅が、深さと
ともに増加するように形成されているので、埋め込みコ
レクタ層と接する実効的な接点を、本質的なトランジス
タ動作に係わるエミッタ領域直下(活性領域)に近づけ
、トランジスタの寄生成分であるコレクタ抵抗を低減さ
せることが出来る。
るように形成されたコレクタ引き出し層の幅が、深さと
ともに増加するように形成されているので、埋め込みコ
レクタ層と接する実効的な接点を、本質的なトランジス
タ動作に係わるエミッタ領域直下(活性領域)に近づけ
、トランジスタの寄生成分であるコレクタ抵抗を低減さ
せることが出来る。
〔実施例〕
第1図は本発明の一実施例の半導体装置を示す断面図で
あり、第2図(a)〜(d”lは第1図に示す半導体装
置の製造工程を示す断面図である。
あり、第2図(a)〜(d”lは第1図に示す半導体装
置の製造工程を示す断面図である。
本実施例における半導体装置の構造は、従来技術の項で
述へた第3図と基本的に同じであるので、製造方法につ
いてのみ以下に述べる。 −まず、第1図(a)の
ように、P−型半導体基板(1)表面にイオン注入等に
より選択的にN十型埋め込みコレクタ層(2)を形成し
たのち全面にN−型エピタキシヤル層+31を形成し、
その後、素子形成領域以外のエピタキシャル層(3)を
N+型埋め込みコレクタ層12)に達するまで酸化する
ことにより、酸化膜分離領域(Zoo)を形成する。
述へた第3図と基本的に同じであるので、製造方法につ
いてのみ以下に述べる。 −まず、第1図(a)の
ように、P−型半導体基板(1)表面にイオン注入等に
より選択的にN十型埋め込みコレクタ層(2)を形成し
たのち全面にN−型エピタキシヤル層+31を形成し、
その後、素子形成領域以外のエピタキシャル層(3)を
N+型埋め込みコレクタ層12)に達するまで酸化する
ことにより、酸化膜分離領域(Zoo)を形成する。
次に一第1図(b)のように、感光レジストα口を注入
マスクとして、基板(1)平面に対して斜め方向から、
大斜方向を回転させながらN型不純物(イ)の高加速エ
ネルギーイオン注入を行ない、続いて、低加速エネルギ
ーで通常のイオン注入を行ない、レジストOOを除去後
、更に、熱拡散を行なう。この結果、第1図(C)のよ
うに、N+型コレクタw1.極引き出し層(4)をN十
型埋め込みコレクタ層(2)に達するように、かつ、N
+型コレクタ電極引き出し層(4)の幅が基板(1)表
面から深くなるにつれで大きくなるように形成される。
マスクとして、基板(1)平面に対して斜め方向から、
大斜方向を回転させながらN型不純物(イ)の高加速エ
ネルギーイオン注入を行ない、続いて、低加速エネルギ
ーで通常のイオン注入を行ない、レジストOOを除去後
、更に、熱拡散を行なう。この結果、第1図(C)のよ
うに、N+型コレクタw1.極引き出し層(4)をN十
型埋め込みコレクタ層(2)に達するように、かつ、N
+型コレクタ電極引き出し層(4)の幅が基板(1)表
面から深くなるにつれで大きくなるように形成される。
次に、第1図(d)のように、ベース層(6)、エミツ
タ層(5)を形成し、最後に、コレクタ電極(7)、エ
ミッタ電極(8)、ベース電極(9〕を形成する。
タ層(5)を形成し、最後に、コレクタ電極(7)、エ
ミッタ電極(8)、ベース電極(9〕を形成する。
ナオ、上記実施例においては、N+型コレクタ電極引き
出し層(4)の幅が基板(])表面から深くなるにツね
テ大きくなるように形成するため、高加速エネルギー斜
め回転イオン注入と低加速エネルギーの通常イオン注入
を行なっているが、同様に形成できればどのような形成
方法でも良いことは言うまでもない。
出し層(4)の幅が基板(])表面から深くなるにツね
テ大きくなるように形成するため、高加速エネルギー斜
め回転イオン注入と低加速エネルギーの通常イオン注入
を行なっているが、同様に形成できればどのような形成
方法でも良いことは言うまでもない。
また、上記従来例及び本発明の実施例では、NPN型の
バイポーラトランジスタについて説明したが、それぞれ
極性を変えることによって、PNP型トランジスタにつ
いても同様の効果を期待できる。
バイポーラトランジスタについて説明したが、それぞれ
極性を変えることによって、PNP型トランジスタにつ
いても同様の効果を期待できる。
以上のように、本発明l乙よれば、コレクタ引き出し層
の幅を深さとともに大きくなるように形成したので、埋
め込みコレクタ層との実効的な接点カトランシスタの活
性領域であるエミッタ領域直下へ近づき、トランジスタ
の寄生成分であるコレクタ抵抗を低減できる効果がある
。
の幅を深さとともに大きくなるように形成したので、埋
め込みコレクタ層との実効的な接点カトランシスタの活
性領域であるエミッタ領域直下へ近づき、トランジスタ
の寄生成分であるコレクタ抵抗を低減できる効果がある
。
第1図は本発明の一実施例による半導体装置を示す断面
図、第2図(a)〜(d)は第1図に示す半導体装置の
主な製造工程を示す断面図、第3図、第4図は従来の半
導体装置を示す断面図、第5図(a)〜(C〕は第4図
に示すものの主な製造工程を示す断面図である。 図において、(1)はP″″型基板、〔2)はN+型埋
め込みコレクタ層、+31はN−型エピタキシャル層、
(4)ハN+型フレクタ電極引き出し層、(5)はエミ
ツタ層、(6)はベース層、(7〕はコレクタ電極、(
8)はエミッタ電極、(9)はベース電極、(100)
は酸化膜素子分離領域である。 なお、図中−同一符号は同一、又は相当部分を示す。
図、第2図(a)〜(d)は第1図に示す半導体装置の
主な製造工程を示す断面図、第3図、第4図は従来の半
導体装置を示す断面図、第5図(a)〜(C〕は第4図
に示すものの主な製造工程を示す断面図である。 図において、(1)はP″″型基板、〔2)はN+型埋
め込みコレクタ層、+31はN−型エピタキシャル層、
(4)ハN+型フレクタ電極引き出し層、(5)はエミ
ツタ層、(6)はベース層、(7〕はコレクタ電極、(
8)はエミッタ電極、(9)はベース電極、(100)
は酸化膜素子分離領域である。 なお、図中−同一符号は同一、又は相当部分を示す。
Claims (1)
- 半導体基板表面に高不純物濃度の埋め込み層を形成し
、該高濃度埋め込み層上に低不純物濃度層を形成し該高
濃度埋め込み層と電極とを結び高濃度不純物領域を形成
した半導体装置において、該高濃度不純物領域の幅が、
不純物領域の深さとともに増加するように構成したこと
を特徴とする半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP33741590A JPH04206730A (ja) | 1990-11-30 | 1990-11-30 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP33741590A JPH04206730A (ja) | 1990-11-30 | 1990-11-30 | 半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH04206730A true JPH04206730A (ja) | 1992-07-28 |
Family
ID=18308420
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP33741590A Pending JPH04206730A (ja) | 1990-11-30 | 1990-11-30 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH04206730A (ja) |
-
1990
- 1990-11-30 JP JP33741590A patent/JPH04206730A/ja active Pending
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