JPH05275642A - 垂直構造を有するバイポーラ形ダイナミックramを製造する方法およびそのダイナミックramの構造 - Google Patents
垂直構造を有するバイポーラ形ダイナミックramを製造する方法およびそのダイナミックramの構造Info
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- JPH05275642A JPH05275642A JP3043867A JP4386791A JPH05275642A JP H05275642 A JPH05275642 A JP H05275642A JP 3043867 A JP3043867 A JP 3043867A JP 4386791 A JP4386791 A JP 4386791A JP H05275642 A JPH05275642 A JP H05275642A
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
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- H10B12/05—Making the transistor
- H10B12/053—Making the transistor the transistor being at least partially in a trench in the substrate
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/10—DRAM devices comprising bipolar components
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Abstract
(57)【要約】
【目的】物理的限界と工程技術の限界を克服して高集積
化を達成することができる半導体装置およびその製造方
法を提供する。 【構成】本発明は、スイッチング用トランジスタと貯蔵
用キャパシターを垂直に配列して高集積化された基本セ
ルを形成したバイポーラ形ダイナミックRAMに関す
る。その構成は、スイッチング用トランジスタのP-ベ
ース領域と基板であるN+コレクター領域との間にN-エ
ピタキシアル層が形成され、N+コレクター領域上に貯
蔵用キャパシターの貯蔵電極が形成され、貯蔵電極上に
誘電体膜とプレート電極が順次的に形成され、プレート
電極上にビットラインが形成され、上記P-ベース領域
の側面にワードラインが形成されたことを特徴とする。
化を達成することができる半導体装置およびその製造方
法を提供する。 【構成】本発明は、スイッチング用トランジスタと貯蔵
用キャパシターを垂直に配列して高集積化された基本セ
ルを形成したバイポーラ形ダイナミックRAMに関す
る。その構成は、スイッチング用トランジスタのP-ベ
ース領域と基板であるN+コレクター領域との間にN-エ
ピタキシアル層が形成され、N+コレクター領域上に貯
蔵用キャパシターの貯蔵電極が形成され、貯蔵電極上に
誘電体膜とプレート電極が順次的に形成され、プレート
電極上にビットラインが形成され、上記P-ベース領域
の側面にワードラインが形成されたことを特徴とする。
Description
【0001】
【産業上の利用分野】本発明はバイポーラ形ダイナミッ
クRAMを製造する方法およびその構造に関するもの
で、スイッチング用トランジスタの上部に貯蔵用キャパ
シターが形成された垂直構造を有するバイポーラ形ダイ
ナミックRAMを製造する方法とそのダイナミックRA
Mの構造に関するものである。
クRAMを製造する方法およびその構造に関するもの
で、スイッチング用トランジスタの上部に貯蔵用キャパ
シターが形成された垂直構造を有するバイポーラ形ダイ
ナミックRAMを製造する方法とそのダイナミックRA
Mの構造に関するものである。
【0002】
【従来の技術】一般に、ダイナミックRAMの高集積化
は半導体装置の製造装備および工程技術の発達と設計技
術およびメモリーセル構造の開発によって行なわれてき
た。
は半導体装置の製造装備および工程技術の発達と設計技
術およびメモリーセル構造の開発によって行なわれてき
た。
【0003】しかし、上記の半導体製造装備の開発とセ
ル構造に対する半導体素子の物理的な限界に因って高集
積メモリー素子を開発するのには各種の問題点が惹起さ
れた。
ル構造に対する半導体素子の物理的な限界に因って高集
積メモリー素子を開発するのには各種の問題点が惹起さ
れた。
【0004】すなわち、メモリーセルを縮小して上記の
高集積化を達成しようとすると貯蔵用キャパシターの面
積を減らさなければならないが、貯蔵用キャパシターと
スイッチング用トランジスタが平面上に配列されている
メモリー構造においては、上記の物理的な限界に因って
キャパシターの面積とトランジスタを減らすことができ
ないばかりでなく、またメモリーの高集積化を図ろうと
すると半導体製造装備等による微細形状技術の開発が要
求された。
高集積化を達成しようとすると貯蔵用キャパシターの面
積を減らさなければならないが、貯蔵用キャパシターと
スイッチング用トランジスタが平面上に配列されている
メモリー構造においては、上記の物理的な限界に因って
キャパシターの面積とトランジスタを減らすことができ
ないばかりでなく、またメモリーの高集積化を図ろうと
すると半導体製造装備等による微細形状技術の開発が要
求された。
【0005】
【発明が解決しようとする課題】しかし、上記の微細形
状技術等の工程技術の開発はその技術的な制約に因って
限界がいるので、従来より技術開発の各種の難点があ
る。
状技術等の工程技術の開発はその技術的な制約に因って
限界がいるので、従来より技術開発の各種の難点があ
る。
【0006】したがって、本発明は上記の物理的な限界
と工程技術の限界を克服して高集積化を達成するための
半導体装置の製造方法およびその構造の改良に関するも
のである。
と工程技術の限界を克服して高集積化を達成するための
半導体装置の製造方法およびその構造の改良に関するも
のである。
【0007】
【課題を解決するための手段】上記課題を達成するた
め、本発明によれば、スイッチング用トランジスタQと
貯蔵用キャパシターCoとが垂直構造で配列されたこと
を特徴とする垂直構造を有するバイポーラ形ダイナミッ
クRAMが提供される。
め、本発明によれば、スイッチング用トランジスタQと
貯蔵用キャパシターCoとが垂直構造で配列されたこと
を特徴とする垂直構造を有するバイポーラ形ダイナミッ
クRAMが提供される。
【0008】
【実施例】図1はスイッチング用トランジスタと貯蔵用
キャパシターが水平に配列されている従来の平面構造の
ダイナミックRAMの断面構造であり、図2は図1のダ
イナミックRAMの等価回路図である。
キャパシターが水平に配列されている従来の平面構造の
ダイナミックRAMの断面構造であり、図2は図1のダ
イナミックRAMの等価回路図である。
【0009】図1における40と41は図2で例示した
トランジスタQのドレインおよびソース(またはソース
およびドレイン)を示しており、上記のドレインおよび
ソースはシリコン基板10に形成されている。
トランジスタQのドレインおよびソース(またはソース
およびドレイン)を示しており、上記のドレインおよび
ソースはシリコン基板10に形成されている。
【0010】60はビットラインB1,etc.,とド
レイン(またはソース)を形成する拡散領域40間の接
触部を例示している。
レイン(またはソース)を形成する拡散領域40間の接
触部を例示している。
【0011】20はワードラインW13をビットライン
B1から離隔されるようにするための絶縁膜を示してい
る。
B1から離隔されるようにするための絶縁膜を示してい
る。
【0012】電極PEとワードラインW10,W11等
はポリシリコンで形成されており、ビットラインB1等
はアルミニウムで形成されている。
はポリシリコンで形成されており、ビットラインB1等
はアルミニウムで形成されている。
【0013】NチャンネルのMOSFETにおいては上
記の貯蔵用キャパシターCoはハイ電圧が上記の電極P
Eに印加されるときチャンネル50と電極PEとの間に
形成されている。このような構造におけるパルス電圧が
ワードラインに、例えばW10に印加されるときワード
ラインW10およびビットラインB1間の交叉点に接続
されたドライン40とソース41を包含するトランジス
タQが導通されるので、上記の貯蔵用キャパシターCo
の貯蔵電圧はリードアウト(Read−out)され
て、この電圧が上記のビットラインB1と上記の貯蔵用
キャパシターCoの容量(Capacitance)に
よって分けられる。
記の貯蔵用キャパシターCoはハイ電圧が上記の電極P
Eに印加されるときチャンネル50と電極PEとの間に
形成されている。このような構造におけるパルス電圧が
ワードラインに、例えばW10に印加されるときワード
ラインW10およびビットラインB1間の交叉点に接続
されたドライン40とソース41を包含するトランジス
タQが導通されるので、上記の貯蔵用キャパシターCo
の貯蔵電圧はリードアウト(Read−out)され
て、この電圧が上記のビットラインB1と上記の貯蔵用
キャパシターCoの容量(Capacitance)に
よって分けられる。
【0014】具体的に、上記の従来のダイナミックRA
Mのセルに情報を貯蔵する場合にはワードラインW10
に電圧を印加すると、トランジスタQのゲートに上記の
電圧が掛けながらトランジスタQは導通状態になる。
Mのセルに情報を貯蔵する場合にはワードラインW10
に電圧を印加すると、トランジスタQのゲートに上記の
電圧が掛けながらトランジスタQは導通状態になる。
【0015】このとき、ビットラインB1にいる情報
(すなわち、“1”または“0”レベルの電圧)が上記
の導通されたトランジスタQを通じて貯蔵用キャパシタ
ーCoに貯蔵される。
(すなわち、“1”または“0”レベルの電圧)が上記
の導通されたトランジスタQを通じて貯蔵用キャパシタ
ーCoに貯蔵される。
【0016】一方、上記のキャパシターCoの一側の電
極はプレート電圧として一定な基準電圧が印加され、他
側の電極である貯蔵電極(Storage elect
rode)は上記のキャパシターCoに貯蔵された電圧
を維持する。そして、ビットラインB1の電圧を充分に
上記のキャパシターに貯蔵するためにはワードラインW
10上の電圧はビットラインB1上の電圧よりしきい電
圧程高電圧でなければならない。
極はプレート電圧として一定な基準電圧が印加され、他
側の電極である貯蔵電極(Storage elect
rode)は上記のキャパシターCoに貯蔵された電圧
を維持する。そして、ビットラインB1の電圧を充分に
上記のキャパシターに貯蔵するためにはワードラインW
10上の電圧はビットラインB1上の電圧よりしきい電
圧程高電圧でなければならない。
【0017】また、キャパシターに貯蔵された情報を読
むためにはビットラインB1を基準電圧にプリチャージ
(Precharge)させてから、ワードラインW1
0にパルス電圧を印加するとトランジスタQが導通され
て上記のキャパシターに貯蔵された情報がビットライン
に提供される。
むためにはビットラインB1を基準電圧にプリチャージ
(Precharge)させてから、ワードラインW1
0にパルス電圧を印加するとトランジスタQが導通され
て上記のキャパシターに貯蔵された情報がビットライン
に提供される。
【0018】このとき、ビットライン上には微細な電位
変動があり、このような電位変化を増幅して出力された
信号である情報を読む。
変動があり、このような電位変化を増幅して出力された
信号である情報を読む。
【0019】このようにメモリーセルに情報を書きこむ
または読出す代表的なスタック型構造を有する従来のダ
イナミックRAMの構造が図3に具体的に図示されてい
る。
または読出す代表的なスタック型構造を有する従来のダ
イナミックRAMの構造が図3に具体的に図示されてい
る。
【0020】図3においては、10はシリコン基板であ
り、40と41は図1で例示のようにトランジスタQの
ドレインおよびソース(またはソースおよびドレイン)
をそれぞれ示しており、B1とW10はそれぞれビット
ラインおよびワードラインを示している。
り、40と41は図1で例示のようにトランジスタQの
ドレインおよびソース(またはソースおよびドレイン)
をそれぞれ示しており、B1とW10はそれぞれビット
ラインおよびワードラインを示している。
【0021】貯蔵用キャパシターはPE,SE,DEで
構成されるが、PEはプレート電極を示しており、SE
は貯蔵電極を示しており、DEは誘電体膜を示してい
る。
構成されるが、PEはプレート電極を示しており、SE
は貯蔵電極を示しており、DEは誘電体膜を示してい
る。
【0022】上記のようなスイッチング用トランジスタ
Qと貯蔵用キャパシターCoの構造が基板上で平面に配
列されているスタック型構造を有する従来のダイナミッ
クRAMに対しては1977年8月23日付に特許許与
されたUSP4,044,340に開示されており、ま
たUSP3,876,992,USP3,979,73
4およびUSP4,190,466号にも上記のスタッ
ク型構造を例示している。既知の上記のスタック型ダイ
ナミックRAMの構造におけるスイッチング用トランジ
スタと貯蔵用キャパシターCoがシリコン基板10上で
平面積に列されている。
Qと貯蔵用キャパシターCoの構造が基板上で平面に配
列されているスタック型構造を有する従来のダイナミッ
クRAMに対しては1977年8月23日付に特許許与
されたUSP4,044,340に開示されており、ま
たUSP3,876,992,USP3,979,73
4およびUSP4,190,466号にも上記のスタッ
ク型構造を例示している。既知の上記のスタック型ダイ
ナミックRAMの構造におけるスイッチング用トランジ
スタと貯蔵用キャパシターCoがシリコン基板10上で
平面積に列されている。
【0023】このような構造における単一メモリーセル
に対しては上記のトランジスタとキャパシターの面積が
垂直構造よりも大きくなっており、またビットラインB
1とキャパシターCoのプレート電極が分離されている
ので、ビットラインのコンタクト等メモリーの製造工程
が複雑して従来より高集積化されたメモリーを得ること
ができない問題点があった。
に対しては上記のトランジスタとキャパシターの面積が
垂直構造よりも大きくなっており、またビットラインB
1とキャパシターCoのプレート電極が分離されている
ので、ビットラインのコンタクト等メモリーの製造工程
が複雑して従来より高集積化されたメモリーを得ること
ができない問題点があった。
【0024】また、トランスファトランジスタがMOS
型トランジスタであるので、バイポーラトランジスタよ
り電流駆動能力が低いので、動作速度が多少遅い問題点
があったのである。
型トランジスタであるので、バイポーラトランジスタよ
り電流駆動能力が低いので、動作速度が多少遅い問題点
があったのである。
【0025】本発明は上記の従来の技術の問題点を解決
するためのもので、スイッチング用トランジスタと貯蔵
用キャパシターを垂直構造を配列して基本セルの面積を
減少させることによって、高集積化させうる垂直構造を
有するバイポーラ形ダイナミックRAMの製造方法およ
びその構造を提供するのにその目的がいる。
するためのもので、スイッチング用トランジスタと貯蔵
用キャパシターを垂直構造を配列して基本セルの面積を
減少させることによって、高集積化させうる垂直構造を
有するバイポーラ形ダイナミックRAMの製造方法およ
びその構造を提供するのにその目的がいる。
【0026】本発明の他の目的はスイッチング用トラン
ジスタでNPN型バイポーラトランジスタを使用して処
理速度を向上させうる垂直構造を有するバイポーラ形ダ
イナミックRAMの製造方法およびその構造を提供する
ことにある。
ジスタでNPN型バイポーラトランジスタを使用して処
理速度を向上させうる垂直構造を有するバイポーラ形ダ
イナミックRAMの製造方法およびその構造を提供する
ことにある。
【0027】図4乃至図25は本発明の第1実施による
垂直構造を有するダイナミックRAMの製造工程図を図
示したものである。
垂直構造を有するダイナミックRAMの製造工程図を図
示したものである。
【0028】本発明の垂直構造を有するバイポーラ形ダ
イナミックRAMの製造工程はスイッチング用NPNバ
イポーラトランジスタを形成する工程(図4乃至図1
9)と貯蔵用キャパシターを形成する工程(図20乃至
図25)で大別される。
イナミックRAMの製造工程はスイッチング用NPNバ
イポーラトランジスタを形成する工程(図4乃至図1
9)と貯蔵用キャパシターを形成する工程(図20乃至
図25)で大別される。
【0029】図4は半導体基板上にエピタキシアル層を
成長させる工程を図示したもので、N+基板1上に1μm
程度の厚さでN- エピタキシアル層2を成長させる。
成長させる工程を図示したもので、N+基板1上に1μm
程度の厚さでN- エピタキシアル層2を成長させる。
【0030】図5は上記N-エピタキシアル層2内にN
PNトランジスタのベース領域を形成する工程を図示し
たものである。
PNトランジスタのベース領域を形成する工程を図示し
たものである。
【0031】N-エピタキシアル層2にボロンを0.4
μm程度に深くイオン注入(DeepImplanta
tion)してNPNトランジスタのベース領域になる
P-領域3を形成する。
μm程度に深くイオン注入(DeepImplanta
tion)してNPNトランジスタのベース領域になる
P-領域3を形成する。
【0032】このとき、ボロンのイオン注入工程によっ
て形成されたP-領域3によってN-エピタキシアル層2
はP-領域3の上部のN-エピタキシアル層2aとP-領
域3の下部のN-エピタキシアル層2bに分離される
が、このような上・下部のN-エピタキシアル層2a,
2bはベースとコレクター、ベースとエミッタとの間の
接合漏泄(Junction leakage)電流と
接合容量(Junction capacitanc
e)を減少させる役割をする。
て形成されたP-領域3によってN-エピタキシアル層2
はP-領域3の上部のN-エピタキシアル層2aとP-領
域3の下部のN-エピタキシアル層2bに分離される
が、このような上・下部のN-エピタキシアル層2a,
2bはベースとコレクター、ベースとエミッタとの間の
接合漏泄(Junction leakage)電流と
接合容量(Junction capacitanc
e)を減少させる役割をする。
【0033】図6乃至図9はフィールド領域とアクティ
ブ領域を定義してから、第1スペーサを形成する工程を
図示したものである。
ブ領域を定義してから、第1スペーサを形成する工程を
図示したものである。
【0034】図6を参照すると、まず上記N-エピタキ
シアル層2上に窒化膜4と酸化膜5を順次的に形成して
から、アクティブ領域とフィールド領域を限定するため
にN-エピタキシアル層2上にトレンチ(Trenc
h)マスク層6を形成する。
シアル層2上に窒化膜4と酸化膜5を順次的に形成して
から、アクティブ領域とフィールド領域を限定するため
にN-エピタキシアル層2上にトレンチ(Trenc
h)マスク層6を形成する。
【0035】図7を参照すると、上記トレンチマスク層
6を使用して上記酸化膜5と窒化膜4を順次的に蝕刻し
てアクティブ領域とフィールド領域を定義してから、マ
スク6を除去する。
6を使用して上記酸化膜5と窒化膜4を順次的に蝕刻し
てアクティブ領域とフィールド領域を定義してから、マ
スク6を除去する。
【0036】このとき、酸化膜5と窒化膜4が蝕刻され
た部分はフィールド領域であり、蝕刻されなかった部分
はアクティブ領域になる。
た部分はフィールド領域であり、蝕刻されなかった部分
はアクティブ領域になる。
【0037】図8を参照すると、上記酸化膜5と窒化膜
4をマスク層としてフィールド領域内の上記P-領域3
上部のN-エピタキシアル層2aを非等方性乾蝕蝕刻す
る。
4をマスク層としてフィールド領域内の上記P-領域3
上部のN-エピタキシアル層2aを非等方性乾蝕蝕刻す
る。
【0038】上記の説明のように上部のN-エピタキシ
アル層2aを蝕刻してから、基板の全面にわたって酸化
膜7を1000Åの厚さで再び成長させ、この酸化膜7
を非等方性乾蝕蝕刻して上記N-エピタキシアル層2−
1の側面に図9のように第1スペーサ8を形成する。
アル層2aを蝕刻してから、基板の全面にわたって酸化
膜7を1000Åの厚さで再び成長させ、この酸化膜7
を非等方性乾蝕蝕刻して上記N-エピタキシアル層2−
1の側面に図9のように第1スペーサ8を形成する。
【0039】図10−図14は第2スペーサを形成して
から、フィールド酸化膜を形成する工程を図示したもの
である。
から、フィールド酸化膜を形成する工程を図示したもの
である。
【0040】図10を参照すると、上記酸化膜5、窒化
膜4および第1スペーサ8をマスク層として上記P- 領
域3とこのP-領域3の下部のN- エピタキシアル層2
bを基板1まで非等方性乾蝕蝕刻する。
膜4および第1スペーサ8をマスク層として上記P- 領
域3とこのP-領域3の下部のN- エピタキシアル層2
bを基板1まで非等方性乾蝕蝕刻する。
【0041】その後に、図11のように基板の全面にわ
たって窒化膜9を蒸着させてから図12のように窒化膜
9を非等方性乾蝕蝕刻してトランジスタの第2スペーサ
10を形成する。
たって窒化膜9を蒸着させてから図12のように窒化膜
9を非等方性乾蝕蝕刻してトランジスタの第2スペーサ
10を形成する。
【0042】図13を参照すると、酸化工程を利用して
フィールド領域上に素子分離用のフィールド酸化膜11
を形成し、図14のように第2スペーサ10と酸化膜5
を順次的に除去する。
フィールド領域上に素子分離用のフィールド酸化膜11
を形成し、図14のように第2スペーサ10と酸化膜5
を順次的に除去する。
【0043】図15乃至図17はワードライン形成工程
を図示したものである。
を図示したものである。
【0044】まず、図15のように基板の全面にわたっ
てP+ポリシリコン膜12を基板の全面にわたって蒸着
させ、その上に図16のようにフォトレジスト膜13を
塗布してから、P+ポリシリコン膜12とフォトレジス
ト膜13の上層部を、すなわち上記窒化膜4まで乾蝕蝕
刻して基板を平坦化させる。
てP+ポリシリコン膜12を基板の全面にわたって蒸着
させ、その上に図16のようにフォトレジスト膜13を
塗布してから、P+ポリシリコン膜12とフォトレジス
ト膜13の上層部を、すなわち上記窒化膜4まで乾蝕蝕
刻して基板を平坦化させる。
【0045】上記フォトレジスト膜13を除去してか
ら、ワードラインを定義するためにワードラインマスク
を使用してP+ポリシリコン膜12を乾蝕蝕刻すると、
図17のようにワードラインが定義される。
ら、ワードラインを定義するためにワードラインマスク
を使用してP+ポリシリコン膜12を乾蝕蝕刻すると、
図17のようにワードラインが定義される。
【0046】このとき、ワードラインに上記P+ポリシ
リコン膜12の代わりに高融点金属(Refracto
ry metal)を使用することもできる。
リコン膜12の代わりに高融点金属(Refracto
ry metal)を使用することもできる。
【0047】図18のように絶縁膜14を使用して基板
を再び平坦化させるが、このとき平坦化用絶縁膜として
CVD酸化膜を使用する。
を再び平坦化させるが、このとき平坦化用絶縁膜として
CVD酸化膜を使用する。
【0048】図19を参照すると、上記のように平坦化
させてから、蓄積ノードとトランジスタのコレクターと
の間のセルフ−コンタクト(Self−contac
t)のために酸化膜15を2000Å程度の厚さで成長
させてから、残っている窒化膜4を全面除去する。
させてから、蓄積ノードとトランジスタのコレクターと
の間のセルフ−コンタクト(Self−contac
t)のために酸化膜15を2000Å程度の厚さで成長
させてから、残っている窒化膜4を全面除去する。
【0049】図20を参照すると、再び基板の全面にわ
たって窒化膜16と酸化膜のような絶縁膜17を順次的
に形成する。
たって窒化膜16と酸化膜のような絶縁膜17を順次的
に形成する。
【0050】その後に、キャパシター領域を定義するた
めにその上にストレージマスク18を載置してから、こ
のマスク18を使用してキャパシターが形成される領域
の絶縁膜17と窒化膜16を蝕刻すると図21のように
なる。
めにその上にストレージマスク18を載置してから、こ
のマスク18を使用してキャパシターが形成される領域
の絶縁膜17と窒化膜16を蝕刻すると図21のように
なる。
【0051】図22乃至図23は蓄積ノード(stor
age node)を形成する工程図であって、まず、
図22のように基板の全面にわたって蓄積ノード用N+
ポリシリコン膜19を形成し、そしてAs等をインプラ
ントして拡散してから、N+コレクター24を形成し、
その上にフォトレジスト膜20を塗布してから、上記N
+ポリシリコン膜19とフォトレジスト膜20の上層部
を乾蝕蝕刻すると、基板の表面が図23のように平坦化
される。
age node)を形成する工程図であって、まず、
図22のように基板の全面にわたって蓄積ノード用N+
ポリシリコン膜19を形成し、そしてAs等をインプラ
ントして拡散してから、N+コレクター24を形成し、
その上にフォトレジスト膜20を塗布してから、上記N
+ポリシリコン膜19とフォトレジスト膜20の上層部
を乾蝕蝕刻すると、基板の表面が図23のように平坦化
される。
【0052】図24を参照すると、蓄積ノード用N+ポ
リシリコン膜19上にキャパシター誘電体膜21を形成
してから、プレート電極になるポリシリコン膜22を順
次的に蒸着させると図25のようになる。最終的に、ア
ルミニウム等の金属を基板の全面に形成してから、ビッ
トライン23を定義すると図49および図50のように
本発明のキャパシターとスイッチング用トランジスタが
垂直構造で配列されたダイナミックRAMを得ることが
できる。
リシリコン膜19上にキャパシター誘電体膜21を形成
してから、プレート電極になるポリシリコン膜22を順
次的に蒸着させると図25のようになる。最終的に、ア
ルミニウム等の金属を基板の全面に形成してから、ビッ
トライン23を定義すると図49および図50のように
本発明のキャパシターとスイッチング用トランジスタが
垂直構造で配列されたダイナミックRAMを得ることが
できる。
【0053】図26乃至図47は本発明の第2実施例に
よるダイナミックRAMの製造工程図を図示したもので
ある。
よるダイナミックRAMの製造工程図を図示したもので
ある。
【0054】本発明の第1実施例による工程図と第2実
施例による製造工程図を観察して見ると第1実施例にお
いては、N+シリコン基板1をNPNトランジスタのエ
ミッタ領域として使用し、これとは反対に第2実施例に
おいては、図37においてのように第2スペーサを形成
してから、N型不純物をN基板としてイオン注入してか
ら、図35のように拡散させてN基板1上にN+拡散領
域24を形成してこれをNPNトランジスタのエミッタ
領域として使用したものである。
施例による製造工程図を観察して見ると第1実施例にお
いては、N+シリコン基板1をNPNトランジスタのエ
ミッタ領域として使用し、これとは反対に第2実施例に
おいては、図37においてのように第2スペーサを形成
してから、N型不純物をN基板としてイオン注入してか
ら、図35のように拡散させてN基板1上にN+拡散領
域24を形成してこれをNPNトランジスタのエミッタ
領域として使用したものである。
【0055】それ以外のトランジスタとキャパシターを
形成するための工程は図4乃至図25に図示されている
工程と同一に実施される。
形成するための工程は図4乃至図25に図示されている
工程と同一に実施される。
【0056】図48は上記図26〜図47に図示されて
いるように製造工程図によって製造された本発明のバイ
ポーラ形ダイナミックRAMのセルがマトリックス形態
に配列されたレイアウトを図示したものであり、図49
は図48のA−A′線による断面図、すなわちビットラ
イン方向におけるダイナミックRAMの断面図であり、
図50は図48のB−B′線による断面図、すなわちワ
ードラインの方向におけるダイナミックRAMの断面図
をそれぞれ図示したものである。
いるように製造工程図によって製造された本発明のバイ
ポーラ形ダイナミックRAMのセルがマトリックス形態
に配列されたレイアウトを図示したものであり、図49
は図48のA−A′線による断面図、すなわちビットラ
イン方向におけるダイナミックRAMの断面図であり、
図50は図48のB−B′線による断面図、すなわちワ
ードラインの方向におけるダイナミックRAMの断面図
をそれぞれ図示したものである。
【0057】図48における、図49および図50を参
照すると、本願の発明のバイポーラ形ダイナミックRA
Mはアクティブ領域、すなわちバイポーラトランジスタ
と蓄積キャパシター層が垂直構造となってあることが知
得る。
照すると、本願の発明のバイポーラ形ダイナミックRA
Mはアクティブ領域、すなわちバイポーラトランジスタ
と蓄積キャパシター層が垂直構造となってあることが知
得る。
【0058】図49および図50における、N+基板
1、P-領域3およびN+領域24はそれぞれスイッチン
グ用バイポーラ形NPNトランジスタのエミッタ、ベー
スおよびコレクター領域になり、Nポリシリコン膜1
9、誘電体膜21およびN+ ポリシリコン膜22は貯蔵
用キャパシターの貯蔵電極、キャパシター誘電体および
プレート電極をそれぞれ示す。
1、P-領域3およびN+領域24はそれぞれスイッチン
グ用バイポーラ形NPNトランジスタのエミッタ、ベー
スおよびコレクター領域になり、Nポリシリコン膜1
9、誘電体膜21およびN+ ポリシリコン膜22は貯蔵
用キャパシターの貯蔵電極、キャパシター誘電体および
プレート電極をそれぞれ示す。
【0059】一方、ベース領域であるP-領域3の側面
に形成されてP-領域3と直接接触されているPポリシ
リコン膜12はワードラインであり、上記プレート電極
であるNポリシリコン膜22の上部に形成されている金
属層23はビットラインである。
に形成されてP-領域3と直接接触されているPポリシ
リコン膜12はワードラインであり、上記プレート電極
であるNポリシリコン膜22の上部に形成されている金
属層23はビットラインである。
【0060】本願の発明のダイナミックRAMの構造的
な特徴を観察すると次のようである。
な特徴を観察すると次のようである。
【0061】第一に、図26〜図47で説明したように
バイポーラトランジスタの分離領域、すなわちフィール
ド領域内のP- 領域3とN-エピタキシアル層2aをト
レンチ型に蝕刻してから、フィールド酸化膜11を形成
することによってトランジスタの活性領域が島(Isl
and)の形態を成す構造を有する。
バイポーラトランジスタの分離領域、すなわちフィール
ド領域内のP- 領域3とN-エピタキシアル層2aをト
レンチ型に蝕刻してから、フィールド酸化膜11を形成
することによってトランジスタの活性領域が島(Isl
and)の形態を成す構造を有する。
【0062】第二に、バイポーラトランジスタのコレク
ター領域24とワードライン12が第1スペーサ8によ
って絶縁され、ベース領域3がワードライン12と直接
的に接触されてワードラインの方向に連結される構造を
有する。
ター領域24とワードライン12が第1スペーサ8によ
って絶縁され、ベース領域3がワードライン12と直接
的に接触されてワードラインの方向に連結される構造を
有する。
【0063】第三に、バイポーラトランジスタのコレク
ター領域24の上に貯蔵用キャパシターの貯蔵電極19
が形成されると、その上に誘電体膜21とプレート電極
22が順次的に形成されてスイッチング用バイポーラト
ランジスタと貯蔵用キャパシターが垂直に配列された構
造を有する。
ター領域24の上に貯蔵用キャパシターの貯蔵電極19
が形成されると、その上に誘電体膜21とプレート電極
22が順次的に形成されてスイッチング用バイポーラト
ランジスタと貯蔵用キャパシターが垂直に配列された構
造を有する。
【0064】第四に、バイポーラトランジスタのベース
領域3とエミッタ領域1およびベース領域3とコレクタ
ー領域24との間の接合容量を減少させるために、N-
エピタキシアル層2内にP-不純物をドーピングさせて
P-ベース領域を形成することによって、ベース領域3
とエミッタ領域1およびベース領域3とコレクター領域
24との間にN-領域2a,2bが形成された構造を有
する。
領域3とエミッタ領域1およびベース領域3とコレクタ
ー領域24との間の接合容量を減少させるために、N-
エピタキシアル層2内にP-不純物をドーピングさせて
P-ベース領域を形成することによって、ベース領域3
とエミッタ領域1およびベース領域3とコレクター領域
24との間にN-領域2a,2bが形成された構造を有
する。
【0065】第五に、垂直構造で配列されたスイッチン
グ用バイポーラトランジスタと貯蔵用キャパシターにお
けるプレート電極22の上部にビットライン23が直接
的に形成された構造を有する。
グ用バイポーラトランジスタと貯蔵用キャパシターにお
けるプレート電極22の上部にビットライン23が直接
的に形成された構造を有する。
【0066】図5は本発明の製造方法によって完成され
た図49および図50のような垂直構造を有するダイナ
ミックRAMの等価回路図を図示したものである。
た図49および図50のような垂直構造を有するダイナ
ミックRAMの等価回路図を図示したものである。
【0067】スイッチング用NPNバイポーラトランジ
スタQのエミッタ領域Eには基準電圧が印加され、ベー
ス領域BはワードラインWLと連結され、コレクター領
域は貯蔵用キャパシターCoの貯蔵電極SEと連結さ
れ、そのプレート電極PEはビットラインBLと連結構
成されてある。
スタQのエミッタ領域Eには基準電圧が印加され、ベー
ス領域BはワードラインWLと連結され、コレクター領
域は貯蔵用キャパシターCoの貯蔵電極SEと連結さ
れ、そのプレート電極PEはビットラインBLと連結構
成されてある。
【0068】上記のように構成された本願の発明のダイ
ナミックRAMの動作原理は次のようである。
ナミックRAMの動作原理は次のようである。
【0069】まず、情報を貯蔵するときにはワードライ
ンWLに電圧を印加してスイッチング用トランジスタQ
を導通させ、ビットラインBLに貯蔵情報“0”の情報
でときは“0”Vを、“1”の情報であるときには“電
源電圧(VDD)”を印加して貯蔵用キャパシターCoに
該当する情報を貯蔵させる。
ンWLに電圧を印加してスイッチング用トランジスタQ
を導通させ、ビットラインBLに貯蔵情報“0”の情報
でときは“0”Vを、“1”の情報であるときには“電
源電圧(VDD)”を印加して貯蔵用キャパシターCoに
該当する情報を貯蔵させる。
【0070】このとき、スイッチング用バイポーラトラ
ンジスタのエミッタは一定な基準電圧(VP)を恒常維
持させる。
ンジスタのエミッタは一定な基準電圧(VP)を恒常維
持させる。
【0071】次に、情報を読むときにはビットラインB
Lを基準電圧でプリチャージさせてから、ワードライン
WLに電圧を印加すると、バイポーラトランジスタQが
ターンオンされて貯蔵用キャパシターCoの貯蔵電極7
がエミッタ電圧のような基準電圧(VP)に変化されて
ビットラインBLは微細に電位が変動され、ビットライ
ンの微細な電位変動を増幅して情報を読む。
Lを基準電圧でプリチャージさせてから、ワードライン
WLに電圧を印加すると、バイポーラトランジスタQが
ターンオンされて貯蔵用キャパシターCoの貯蔵電極7
がエミッタ電圧のような基準電圧(VP)に変化されて
ビットラインBLは微細に電位が変動され、ビットライ
ンの微細な電位変動を増幅して情報を読む。
【0072】バイポーラトランジスタを使用することに
よって電流駆動能力を向上させて処理速度を向上させう
る。
よって電流駆動能力を向上させて処理速度を向上させう
る。
【0073】
【発明の効果】上記のように本願の発明によると、次の
ような効果を得ることができる。
ような効果を得ることができる。
【0074】1.ビットラインを貯蔵用キャパシターの
プレート電極に連結し、貯蔵電極をスイッチング用バイ
ポーラトランジスタのコレクター上に形成し、ベースの
側面にワードラインが直接的に接触されてスイッチング
用トランジスタと貯蔵用キャパシターが垂直構造で配列
されているので、メモリーセルの面積を縮小させうる。
プレート電極に連結し、貯蔵電極をスイッチング用バイ
ポーラトランジスタのコレクター上に形成し、ベースの
側面にワードラインが直接的に接触されてスイッチング
用トランジスタと貯蔵用キャパシターが垂直構造で配列
されているので、メモリーセルの面積を縮小させうる。
【0075】2.基本メモリーセルが占める面積が与え
られたデザインルールで小さくなることができるので、
高密度のダイナミックRAMを製作しうる。
られたデザインルールで小さくなることができるので、
高密度のダイナミックRAMを製作しうる。
【0076】3.スイッチング用トランジスタとしてバ
イポーラトランジスタを使用することによって処理速度
を向上させうる。
イポーラトランジスタを使用することによって処理速度
を向上させうる。
【0077】4.基本メモリーセルが占める平面積が小
さく、バイポーラトランジスタのベース領域がα−粒子
に対してポテンシャルバリヤ(Barrier)役割を
するので、α−粒子に対する影響を減少させうる。
さく、バイポーラトランジスタのベース領域がα−粒子
に対してポテンシャルバリヤ(Barrier)役割を
するので、α−粒子に対する影響を減少させうる。
【0078】5.ビットラインを貯蔵用キャパシターの
プレート電極のように使用することによってダイナミッ
クRAMのセルの製造工程が極めて容易して高速・高密
度の記憶素子を製造しうる。
プレート電極のように使用することによってダイナミッ
クRAMのセルの製造工程が極めて容易して高速・高密
度の記憶素子を製造しうる。
【図1】従来の水平構造を有するダイナミックRAMの
断面構造図。
断面構造図。
【図2】図1のダイナミックRAMの構造に対する等価
回路図。
回路図。
【図3】従来の積層構造のキャパシターを有するダイナ
ミックRAMの断面構造図。
ミックRAMの断面構造図。
【図4】本発明の第1実施例による垂直構造を有するダ
イナミックRAMの製造工程図。
イナミックRAMの製造工程図。
【図5】本発明の第1実施例による垂直構造を有するダ
イナミックRAMの製造工程図。
イナミックRAMの製造工程図。
【図6】本発明の第1実施例による垂直構造を有するダ
イナミックRAMの製造工程図。
イナミックRAMの製造工程図。
【図7】本発明の第1実施例による垂直構造を有するダ
イナミックRAMの製造工程図。
イナミックRAMの製造工程図。
【図8】本発明の第1実施例による垂直構造を有するダ
イナミックRAMの製造工程図。
イナミックRAMの製造工程図。
【図9】本発明の第1実施例による垂直構造を有するダ
イナミックRAMの製造工程図。
イナミックRAMの製造工程図。
【図10】本発明の第1実施例による垂直構造を有する
ダイナミックRAMの製造工程図。
ダイナミックRAMの製造工程図。
【図11】本発明の第1実施例による垂直構造を有する
ダイナミックRAMの製造工程図。
ダイナミックRAMの製造工程図。
【図12】本発明の第1実施例による垂直構造を有する
ダイナミックRAMの製造工程図。
ダイナミックRAMの製造工程図。
【図13】本発明の第1実施例による垂直構造を有する
ダイナミックRAMの製造工程図。
ダイナミックRAMの製造工程図。
【図14】本発明の第1実施例による垂直構造を有する
ダイナミックRAMの製造工程図。
ダイナミックRAMの製造工程図。
【図15】本発明の第1実施例による垂直構造を有する
ダイナミックRAMの製造工程図。
ダイナミックRAMの製造工程図。
【図16】本発明の第1実施例による垂直構造を有する
ダイナミックRAMの製造工程図。
ダイナミックRAMの製造工程図。
【図17】本発明の第1実施例による垂直構造を有する
ダイナミックRAMの製造工程図。
ダイナミックRAMの製造工程図。
【図18】本発明の第1実施例による垂直構造を有する
ダイナミックRAMの製造工程図。
ダイナミックRAMの製造工程図。
【図19】本発明の第1実施例による垂直構造を有する
ダイナミックRAMの製造工程図。
ダイナミックRAMの製造工程図。
【図20】本発明の第1実施例による垂直構造を有する
ダイナミックRAMの製造工程図。
ダイナミックRAMの製造工程図。
【図21】本発明の第1実施例による垂直構造を有する
ダイナミックRAMの製造工程図。
ダイナミックRAMの製造工程図。
【図22】本発明の第1実施例による垂直構造を有する
ダイナミックRAMの製造工程図。
ダイナミックRAMの製造工程図。
【図23】本発明の第1実施例による垂直構造を有する
ダイナミックRAMの製造工程図。
ダイナミックRAMの製造工程図。
【図24】本発明の第1実施例による垂直構造を有する
ダイナミックRAMの製造工程図。
ダイナミックRAMの製造工程図。
【図25】本発明の第1実施例による垂直構造を有する
ダイナミックRAMの製造工程図。
ダイナミックRAMの製造工程図。
【図27】本発明の第2実施例による垂直構造を有する
ダイナミックRAMの製造工程図。
ダイナミックRAMの製造工程図。
【図28】本発明の第2実施例による垂直構造を有する
ダイナミックRAMの製造工程図。
ダイナミックRAMの製造工程図。
【図29】本発明の第2実施例による垂直構造を有する
ダイナミックRAMの製造工程図。
ダイナミックRAMの製造工程図。
【図30】本発明の第2実施例による垂直構造を有する
ダイナミックRAMの製造工程図。
ダイナミックRAMの製造工程図。
【図31】本発明の第2実施例による垂直構造を有する
ダイナミックRAMの製造工程図。
ダイナミックRAMの製造工程図。
【図32】本発明の第2実施例による垂直構造を有する
ダイナミックRAMの製造工程図。
ダイナミックRAMの製造工程図。
【図33】本発明の第2実施例による垂直構造を有する
ダイナミックRAMの製造工程図。
ダイナミックRAMの製造工程図。
【図34】本発明の第2実施例による垂直構造を有する
ダイナミックRAMの製造工程図。
ダイナミックRAMの製造工程図。
【図35】本発明の第2実施例による垂直構造を有する
ダイナミックRAMの製造工程図。
ダイナミックRAMの製造工程図。
【図36】本発明の第2実施例による垂直構造を有する
ダイナミックRAMの製造工程図。
ダイナミックRAMの製造工程図。
【図37】本発明の第2実施例による垂直構造を有する
ダイナミックRAMの製造工程図。
ダイナミックRAMの製造工程図。
【図38】本発明の第2実施例による垂直構造を有する
ダイナミックRAMの製造工程図。
ダイナミックRAMの製造工程図。
【図39】本発明の第2実施例による垂直構造を有する
ダイナミックRAMの製造工程図。
ダイナミックRAMの製造工程図。
【図40】本発明の第2実施例による垂直構造を有する
ダイナミックRAMの製造工程図。
ダイナミックRAMの製造工程図。
【図41】本発明の第2実施例による垂直構造を有する
ダイナミックRAMの製造工程図。
ダイナミックRAMの製造工程図。
【図42】本発明の第2実施例による垂直構造を有する
ダイナミックRAMの製造工程図。
ダイナミックRAMの製造工程図。
【図43】本発明の第2実施例による垂直構造を有する
ダイナミックRAMの製造工程図。
ダイナミックRAMの製造工程図。
【図44】本発明の第2実施例による垂直構造を有する
ダイナミックRAMの製造工程図。
ダイナミックRAMの製造工程図。
【図45】本発明の第2実施例による垂直構造を有する
ダイナミックRAMの製造工程図。
ダイナミックRAMの製造工程図。
【図46】本発明の第2実施例による垂直構造を有する
ダイナミックRAMの製造工程図。
ダイナミックRAMの製造工程図。
【図47】本発明の第2実施例による垂直構造を有する
ダイナミックRAMの製造工程図。
ダイナミックRAMの製造工程図。
【図48】本発明の工程によって作られた垂直構造を有
するダイナミックRAMの平面図。
するダイナミックRAMの平面図。
【図49】図48におけるA−A′線の断面図。
【図50】図48におけるB−B′線の断面図。
【図51】本発明の製造工程によって作られた垂直構造
のダイナミックRAMの回路構成の一部を示す図面であ
る。
のダイナミックRAMの回路構成の一部を示す図面であ
る。
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成5年2月25日
【手続補正2】
【補正対象書類名】明細書
【補正対象項目名】図面の簡単な説明
【補正方法】変更
【補正内容】
【図面の簡単な説明】
【図1】従来の水平構造を有するダイナミックRAMの
断面構造図。
断面構造図。
【図2】図1のダイナミックRAMの構造に対する等価
回路図。
回路図。
【図3】従来の積層構造のキャパシターを有するダイナ
ミックRAMの断面構造図。
ミックRAMの断面構造図。
【図4】本発明の第1実施例による垂直構造を有するダ
イナミックRAMの製造工程図。
イナミックRAMの製造工程図。
【図5】本発明の第1実施例による垂直構造を有するダ
イナミックRAMの製造工程図。
イナミックRAMの製造工程図。
【図6】本発明の第1実施例による垂直構造を有するダ
イナミックRAMの製造工程図。
イナミックRAMの製造工程図。
【図7】本発明の第1実施例による垂直構造を有するダ
イナミックRAMの製造工程図。
イナミックRAMの製造工程図。
【図8】本発明の第1実施例による垂直構造を有するダ
イナミックRAMの製造工程図。
イナミックRAMの製造工程図。
【図9】本発明の第1実施例による垂直構造を有するダ
イナミックRAMの製造工程図。
イナミックRAMの製造工程図。
【図10】本発明の第1実施例による垂直構造を有する
ダイナミックRAMの製造工程図。
ダイナミックRAMの製造工程図。
【図11】本発明の第1実施例による垂直構造を有する
ダイナミックRAMの製造工程図。
ダイナミックRAMの製造工程図。
【図12】本発明の第1実施例による垂直構造を有する
ダイナミックRAMの製造工程図。
ダイナミックRAMの製造工程図。
【図13】本発明の第1実施例による垂直構造を有する
ダイナミックRAMの製造工程図。
ダイナミックRAMの製造工程図。
【図14】本発明の第1実施例による垂直構造を有する
ダイナミックRAMの製造工程図。
ダイナミックRAMの製造工程図。
【図15】本発明の第1実施例による垂直構造を有する
ダイナミックRAMの製造工程図。
ダイナミックRAMの製造工程図。
【図16】本発明の第1実施例による垂直構造を有する
ダイナミックRAMの製造工程図。
ダイナミックRAMの製造工程図。
【図17】本発明の第1実施例による垂直構造を有する
ダイナミックRAMの製造工程図。
ダイナミックRAMの製造工程図。
【図18】本発明の第1実施例による垂直構造を有する
ダイナミックRAMの製造工程図。
ダイナミックRAMの製造工程図。
【図19】本発明の第1実施例による垂直構造を有する
ダイナミツクRAMの製造工程図。
ダイナミツクRAMの製造工程図。
【図20】本発明の第1実施例による垂直構造を有する
ダイナミックRAMの製造工程図。
ダイナミックRAMの製造工程図。
【図21】本発明の第1実施例による垂直構造を有する
ダイナミックRAMの製造工程図。
ダイナミックRAMの製造工程図。
【図22】本発明の第1実施例による垂直構造を有する
ダイナミックRAMの製造工程図。
ダイナミックRAMの製造工程図。
【図23】本発明の第1実施例による垂直構造を有する
ダイナミックRAMの製造工程図。
ダイナミックRAMの製造工程図。
【図24】本発明の第1実施例による垂直構造を有する
ダイナミツクRAMの製造工程図。
ダイナミツクRAMの製造工程図。
【図25】本発明の第1実施例による垂直構造を有する
ダイナミツクRAMの製造工程図。
ダイナミツクRAMの製造工程図。
【図26】本発明の第2実施例による垂直構造を有する
ダイナミツクRAMの製造工程図。
ダイナミツクRAMの製造工程図。
【図27】本発明の第2実施例による垂直構造を有する
ダイナミックRAMの製造工程図。
ダイナミックRAMの製造工程図。
【図28】本発明の第2実施例による垂直構造を有する
ダイナミックRAMの製造工程図。
ダイナミックRAMの製造工程図。
【図29】本発明の第2実施例による垂直構造を有する
ダイナミックRAMの製造工程図。
ダイナミックRAMの製造工程図。
【図30】本発明の第2実施例による垂直構造を有する
ダイナミックRAMの製造工程図。
ダイナミックRAMの製造工程図。
【図31】本発明の第2実施例による垂直構造を有する
ダイナミックRAMの製造工程図。
ダイナミックRAMの製造工程図。
【図32】本発明の第2実施例による垂直構造を有する
ダイナミックRAMの製造工程図。
ダイナミックRAMの製造工程図。
【図33】本発明の第2実施例による垂直構造を有する
ダイナミックRAMの製造工程図。
ダイナミックRAMの製造工程図。
【図34】本発明の第2実施例による垂直構造を有する
ダイナミックRAMの製造工程図。
ダイナミックRAMの製造工程図。
【図35】本発明の第2実施例による垂直構造を有する
ダイナミックRAMの製造工程図。
ダイナミックRAMの製造工程図。
【図36】本発明の第2実施例による垂直構造を有する
ダイナミックRAMの製造工程図。
ダイナミックRAMの製造工程図。
【図37】本発明の第2実施例による垂直構造を有する
ダイナミックRAMの製造工程図。
ダイナミックRAMの製造工程図。
【図38】本発明の第2実施例による垂直構造を有する
ダイナミックRAMの製造工程図。
ダイナミックRAMの製造工程図。
【図39】本発明の第2実施例による垂直構造を有する
ダイナミックRAMの製造工程図。
ダイナミックRAMの製造工程図。
【図40】本発明の第2実施例による垂直構造を有する
ダイナミックRAMの製造工程図。
ダイナミックRAMの製造工程図。
【図41】本発明の第2実施例による垂直構造を有する
ダイナミックRAMの製造工程図。
ダイナミックRAMの製造工程図。
【図42】本発明の第2実施例による垂直構造を有する
ダイナミックRAMの製造工程図。
ダイナミックRAMの製造工程図。
【図43】本発明の第2実施例による垂直構造を有する
ダイナミックRAMの製造工程図。
ダイナミックRAMの製造工程図。
【図44】本発明の第2実施例による垂直構造を有する
ダイナミックRAMの製造工程図。
ダイナミックRAMの製造工程図。
【図45】本発明の第2実施例による垂直構造を有する
ダイナミックRAMの製造工程図。
ダイナミックRAMの製造工程図。
【図46】本発明の第2実施例による垂直構造を有する
ダイナミックRAMの製造工程図。
ダイナミックRAMの製造工程図。
【図47】本発明の第2実施例による垂直構造を有する
ダイナミックRAMの製造工程図。
ダイナミックRAMの製造工程図。
【図48】本発明の工程によって作られた垂直構造を有
するダイナミックRAMの平面図。
するダイナミックRAMの平面図。
【図49】図48におけるA−A′線の断面図。
【図50】図48におけるB−B′線の断面図。
【図51】本発明の製造工程によって作られた垂直構造
のダイナミックRAMの回路構成の一部を示す図面であ
る。
のダイナミックRAMの回路構成の一部を示す図面であ
る。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 姜 元求 大韓民国大田直轄市大徳区連丑洞連丑アパ ート108−403
Claims (11)
- 【請求項1】 スイッチング用トランジスタQと貯蔵用
キャパシターCoとが垂直構造で配列されたことを特徴
とする垂直構造を有するバイポーラ形ダイナミックRA
Mの構造。 - 【請求項2】 前記スイッチング用トランジスタとして
NPNバイポーラトランジスタが使用されることを特徴
とする請求項1に記載の垂直構造を有するバイポーラ形
ダイナミックRAMの構造。 - 【請求項3】 前記スイッチング用トランジスタQのP
-ベース領域3と基板であるN+エミッタ領域1およびP
- ベース領域3とN+コレクター領域24との間にN-エ
ピタキシアル層2a,2bが形成され、N+コレクター
領域24上に貯蔵用キャパシターCoの貯蔵電極21が
形成され、貯蔵電極19上に誘電体膜21とプレート電
極22とが順次的に形成され、プレート電極22上にビ
ットライン23が形成され、上記P- ベース領域3の側
面にワードライン12が形成されたことを特徴とする請
求項1に記載の垂直構造を有するバイポーラ形ダイナミ
ックRAMの構造。 - 【請求項4】 前記コレクター領域24とワードライン
12とが第1スペーサ8によって分離されることを特徴
とする請求項3に記載の垂直構造を有するバイポーラ形
ダイナミックRAMの構造。 - 【請求項5】 前記第1スペーサ8と酸化膜であること
を特徴とする請求項4に記載の垂直構造を有するバイポ
ーラ形ダイナミックRAMの構造。 - 【請求項6】 前記コレクター領域24とP+ポリシリ
コン膜12とから形成されたベース電極が第1スペーサ
8によって分離され、ベースコンタクトが側面に形成さ
れたことを特徴とする請求項3に記載の垂直構造を有す
るバイポーラ形ダイナミックRAMの構造。 - 【請求項7】 N+基板1上にN- エピタキシアル層2
を成長させてから、このN-エピタキシアル層2内にP-
ベース領域3を形成させると同時に上記N−エピタキ
シアル層2を上・下部エピタキシアル層2a,2bに分
離させる工程と、 窒化膜4と酸化膜5とを形成してから、トレンチマスク
6を使用して上記酸化膜5と窒化膜4および上部N−
エピタキシアル層2bを順次的に蝕刻してフィールド領
域とアクティブ領域を限定する工程と、 第1スペーサ8を形成する工程と、 上記窒化膜4、酸化膜5および第1スペーサ8をマスク
としてフィールド領域内のP-ベース領域3と下部N-
エピタキシアル層2aを蝕刻する工程と、 第2スペーサ10を形成してから、フィールド酸化膜1
1を形成する工程と、 第2スペーサ10を除去してから、ワードラインを形成
する工程と、 絶縁膜14を使用して基板を平坦化させてから、酸化膜
15を成長させる工程と、 上記絶縁膜4を除去してから、窒化膜16と酸化膜17
とを形成し、マスク18を使用して上記窒化膜16と酸
化膜17とを蝕刻してキャパシター領域を限定する工程
と、 貯蔵電極19を形成してから、誘電体膜21を形成する
工程と、 プレート電極でN+ポリシリコン膜22を形成してか
ら、ビットライン23を形成する工程とから成ることを
特徴とする垂直構造のバイポーラ形ダイナミックRAM
の製造方法。 - 【請求項8】 前記第2スペーサ10に窒化膜が使用さ
れることを特徴とする請求項7に記載の垂直構造のバイ
ポーラ形ダイナミックRAMの製造方法。 - 【請求項9】 前記ワードラインを形成する工程は基板
の全面にわたってP+ポリシリコン膜12とフォトレジ
スト膜13を塗布するステップと、上記窒化膜4まで上
記P+ポリシリコン膜12とフォトレジスト膜13を非
等方性乾蝕蝕刻してから、上記フォトレジスト膜13を
除去するステップと、上記P+ポリシリコン膜12を乾
蝕蝕刻してワードラインを定義するステップとから成さ
れることを特徴とする請求項7に記載の垂直構造のバイ
ポーラ形ダイナミックRAMの製造方法。 - 【請求項10】 前記平坦化用絶縁膜14としてCVD
酸化膜を使用することを特徴とする請求項7に記載の垂
直構造のバイポーラ形ダイナミックRAMの製造方法。 - 【請求項11】 前記酸化膜15はコレクター領域24
と貯蔵電極19との間のセルフコンタクト用として使用
されることを特徴とする請求項7に記載の垂直構造のバ
イポーラ形ダイナミックRAMの製造方法。
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US6762094B2 (en) * | 2002-09-27 | 2004-07-13 | Hewlett-Packard Development Company, L.P. | Nanometer-scale semiconductor devices and method of making |
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US9768231B2 (en) * | 2016-02-12 | 2017-09-19 | Globalfoundries Singapore Pte. Ltd. | High density multi-time programmable resistive memory devices and method of forming thereof |
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JPS63239974A (ja) * | 1987-03-27 | 1988-10-05 | Matsushita Electric Ind Co Ltd | 半導体メモリ |
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-
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-
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- 1991-03-08 US US07/666,248 patent/US5262670A/en not_active Expired - Lifetime
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