JPH05275642A - 垂直構造を有するバイポーラ形ダイナミックｒａｍを製造する方法およびそのダイナミックｒａｍの構造 - Google Patents

垂直構造を有するバイポーラ形ダイナミックｒａｍを製造する方法およびそのダイナミックｒａｍの構造

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JPH05275642A
JPH05275642A JP3043867A JP4386791A JPH05275642A JP H05275642 A JPH05275642 A JP H05275642A JP 3043867 A JP3043867 A JP 3043867A JP 4386791 A JP4386791 A JP 4386791A JP H05275642 A JPH05275642 A JP H05275642A
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Abstract

(57)【要約】 【目的】物理的限界と工程技術の限界を克服して高集積
化を達成することができる半導体装置およびその製造方
法を提供する。 【構成】本発明は、スイッチング用トランジスタと貯蔵
用キャパシターを垂直に配列して高集積化された基本セ
ルを形成したバイポーラ形ダイナミックＲＡＭに関す
る。その構成は、スイッチング用トランジスタのＰ-ベ
ース領域と基板であるＮ+コレクター領域との間にＮ-エ
ピタキシアル層が形成され、Ｎ+コレクター領域上に貯
蔵用キャパシターの貯蔵電極が形成され、貯蔵電極上に
誘電体膜とプレート電極が順次的に形成され、プレート
電極上にビットラインが形成され、上記Ｐ-ベース領域
の側面にワードラインが形成されたことを特徴とする。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明はバイポーラ形ダイナミッ
クＲＡＭを製造する方法およびその構造に関するもの
で、スイッチング用トランジスタの上部に貯蔵用キャパ
シターが形成された垂直構造を有するバイポーラ形ダイ
ナミックＲＡＭを製造する方法とそのダイナミックＲＡ
Ｍの構造に関するものである。
【０００２】
【従来の技術】一般に、ダイナミックＲＡＭの高集積化
は半導体装置の製造装備および工程技術の発達と設計技
術およびメモリーセル構造の開発によって行なわれてき
た。
【０００３】しかし、上記の半導体製造装備の開発とセ
ル構造に対する半導体素子の物理的な限界に因って高集
積メモリー素子を開発するのには各種の問題点が惹起さ
れた。
【０００４】すなわち、メモリーセルを縮小して上記の
高集積化を達成しようとすると貯蔵用キャパシターの面
積を減らさなければならないが、貯蔵用キャパシターと
スイッチング用トランジスタが平面上に配列されている
メモリー構造においては、上記の物理的な限界に因って
キャパシターの面積とトランジスタを減らすことができ
ないばかりでなく、またメモリーの高集積化を図ろうと
すると半導体製造装備等による微細形状技術の開発が要
求された。
【０００５】
【発明が解決しようとする課題】しかし、上記の微細形
状技術等の工程技術の開発はその技術的な制約に因って
限界がいるので、従来より技術開発の各種の難点があ
る。
【０００６】したがって、本発明は上記の物理的な限界
と工程技術の限界を克服して高集積化を達成するための
半導体装置の製造方法およびその構造の改良に関するも
のである。
【０００７】
【課題を解決するための手段】上記課題を達成するた
め、本発明によれば、スイッチング用トランジスタＱと
貯蔵用キャパシターＣｏとが垂直構造で配列されたこと
を特徴とする垂直構造を有するバイポーラ形ダイナミッ
クＲＡＭが提供される。
【０００８】
【実施例】図１はスイッチング用トランジスタと貯蔵用
キャパシターが水平に配列されている従来の平面構造の
ダイナミックＲＡＭの断面構造であり、図２は図１のダ
イナミックＲＡＭの等価回路図である。
【０００９】図１における４０と４１は図２で例示した
トランジスタＱのドレインおよびソース（またはソース
およびドレイン）を示しており、上記のドレインおよび
ソースはシリコン基板１０に形成されている。
【００１０】６０はビットラインＢ１，ｅｔｃ．，とド
レイン（またはソース）を形成する拡散領域４０間の接
触部を例示している。
【００１１】２０はワードラインＷ１３をビットライン
Ｂ１から離隔されるようにするための絶縁膜を示してい
る。
【００１２】電極ＰＥとワードラインＷ１０，Ｗ１１等
はポリシリコンで形成されており、ビットラインＢ１等
はアルミニウムで形成されている。
【００１３】ＮチャンネルのＭＯＳＦＥＴにおいては上
記の貯蔵用キャパシターＣｏはハイ電圧が上記の電極Ｐ
Ｅに印加されるときチャンネル５０と電極ＰＥとの間に
形成されている。このような構造におけるパルス電圧が
ワードラインに、例えばＷ１０に印加されるときワード
ラインＷ１０およびビットラインＢ１間の交叉点に接続
されたドライン４０とソース４１を包含するトランジス
タＱが導通されるので、上記の貯蔵用キャパシターＣｏ
の貯蔵電圧はリードアウト（Ｒｅａｄ−ｏｕｔ）され
て、この電圧が上記のビットラインＢ１と上記の貯蔵用
キャパシターＣｏの容量（Ｃａｐａｃｉｔａｎｃｅ）に
よって分けられる。
【００１４】具体的に、上記の従来のダイナミックＲＡ
Ｍのセルに情報を貯蔵する場合にはワードラインＷ１０
に電圧を印加すると、トランジスタＱのゲートに上記の
電圧が掛けながらトランジスタＱは導通状態になる。
【００１５】このとき、ビットラインＢ１にいる情報
（すなわち、“１”または“０”レベルの電圧）が上記
の導通されたトランジスタＱを通じて貯蔵用キャパシタ
ーＣｏに貯蔵される。
【００１６】一方、上記のキャパシターＣｏの一側の電
極はプレート電圧として一定な基準電圧が印加され、他
側の電極である貯蔵電極（Ｓｔｏｒａｇｅ ｅｌｅｃｔ
ｒｏｄｅ）は上記のキャパシターＣｏに貯蔵された電圧
を維持する。そして、ビットラインＢ１の電圧を充分に
上記のキャパシターに貯蔵するためにはワードラインＷ
１０上の電圧はビットラインＢ１上の電圧よりしきい電
圧程高電圧でなければならない。
【００１７】また、キャパシターに貯蔵された情報を読
むためにはビットラインＢ１を基準電圧にプリチャージ
（Ｐｒｅｃｈａｒｇｅ）させてから、ワードラインＷ１
０にパルス電圧を印加するとトランジスタＱが導通され
て上記のキャパシターに貯蔵された情報がビットライン
に提供される。
【００１８】このとき、ビットライン上には微細な電位
変動があり、このような電位変化を増幅して出力された
信号である情報を読む。
【００１９】このようにメモリーセルに情報を書きこむ
または読出す代表的なスタック型構造を有する従来のダ
イナミックＲＡＭの構造が図３に具体的に図示されてい
る。
【００２０】図３においては、１０はシリコン基板であ
り、４０と４１は図１で例示のようにトランジスタＱの
ドレインおよびソース（またはソースおよびドレイン）
をそれぞれ示しており、Ｂ１とＷ１０はそれぞれビット
ラインおよびワードラインを示している。
【００２１】貯蔵用キャパシターはＰＥ，ＳＥ，ＤＥで
構成されるが、ＰＥはプレート電極を示しており、ＳＥ
は貯蔵電極を示しており、ＤＥは誘電体膜を示してい
る。
【００２２】上記のようなスイッチング用トランジスタ
Ｑと貯蔵用キャパシターＣｏの構造が基板上で平面に配
列されているスタック型構造を有する従来のダイナミッ
クＲＡＭに対しては１９７７年８月２３日付に特許許与
されたＵＳＰ４，０４４，３４０に開示されており、ま
たＵＳＰ３，８７６，９９２，ＵＳＰ３，９７９，７３
４およびＵＳＰ４，１９０，４６６号にも上記のスタッ
ク型構造を例示している。既知の上記のスタック型ダイ
ナミックＲＡＭの構造におけるスイッチング用トランジ
スタと貯蔵用キャパシターＣｏがシリコン基板１０上で
平面積に列されている。
【００２３】このような構造における単一メモリーセル
に対しては上記のトランジスタとキャパシターの面積が
垂直構造よりも大きくなっており、またビットラインＢ
１とキャパシターＣｏのプレート電極が分離されている
ので、ビットラインのコンタクト等メモリーの製造工程
が複雑して従来より高集積化されたメモリーを得ること
ができない問題点があった。
【００２４】また、トランスファトランジスタがＭＯＳ
型トランジスタであるので、バイポーラトランジスタよ
り電流駆動能力が低いので、動作速度が多少遅い問題点
があったのである。
【００２５】本発明は上記の従来の技術の問題点を解決
するためのもので、スイッチング用トランジスタと貯蔵
用キャパシターを垂直構造を配列して基本セルの面積を
減少させることによって、高集積化させうる垂直構造を
有するバイポーラ形ダイナミックＲＡＭの製造方法およ
びその構造を提供するのにその目的がいる。
【００２６】本発明の他の目的はスイッチング用トラン
ジスタでＮＰＮ型バイポーラトランジスタを使用して処
理速度を向上させうる垂直構造を有するバイポーラ形ダ
イナミックＲＡＭの製造方法およびその構造を提供する
ことにある。
【００２７】図４乃至図２５は本発明の第１実施による
垂直構造を有するダイナミックＲＡＭの製造工程図を図
示したものである。
【００２８】本発明の垂直構造を有するバイポーラ形ダ
イナミックＲＡＭの製造工程はスイッチング用ＮＰＮバ
イポーラトランジスタを形成する工程（図４乃至図１
９）と貯蔵用キャパシターを形成する工程（図２０乃至
図２５）で大別される。
【００２９】図４は半導体基板上にエピタキシアル層を
成長させる工程を図示したもので、Ｎ+基板１上に１μm
程度の厚さでＮ- エピタキシアル層２を成長させる。
【００３０】図５は上記Ｎ-エピタキシアル層２内にＮ
ＰＮトランジスタのベース領域を形成する工程を図示し
たものである。
【００３１】Ｎ-エピタキシアル層２にボロンを０．４
μm程度に深くイオン注入（ＤｅｅｐＩｍｐｌａｎｔａ
ｔｉｏｎ）してＮＰＮトランジスタのベース領域になる
Ｐ-領域３を形成する。
【００３２】このとき、ボロンのイオン注入工程によっ
て形成されたＰ-領域３によってＮ-エピタキシアル層２
はＰ-領域３の上部のＮ-エピタキシアル層２ａとＰ-領
域３の下部のＮ-エピタキシアル層２ｂに分離される
が、このような上・下部のＮ-エピタキシアル層２ａ，
２ｂはベースとコレクター、ベースとエミッタとの間の
接合漏泄（Ｊｕｎｃｔｉｏｎ ｌｅａｋａｇｅ）電流と
接合容量（Ｊｕｎｃｔｉｏｎ ｃａｐａｃｉｔａｎｃ
ｅ）を減少させる役割をする。
【００３３】図６乃至図９はフィールド領域とアクティ
ブ領域を定義してから、第１スペーサを形成する工程を
図示したものである。
【００３４】図６を参照すると、まず上記Ｎ-エピタキ
シアル層２上に窒化膜４と酸化膜５を順次的に形成して
から、アクティブ領域とフィールド領域を限定するため
にＮ-エピタキシアル層２上にトレンチ（Ｔｒｅｎｃ
ｈ）マスク層６を形成する。
【００３５】図７を参照すると、上記トレンチマスク層
６を使用して上記酸化膜５と窒化膜４を順次的に蝕刻し
てアクティブ領域とフィールド領域を定義してから、マ
スク６を除去する。
【００３６】このとき、酸化膜５と窒化膜４が蝕刻され
た部分はフィールド領域であり、蝕刻されなかった部分
はアクティブ領域になる。
【００３７】図８を参照すると、上記酸化膜５と窒化膜
４をマスク層としてフィールド領域内の上記Ｐ-領域３
上部のＮ-エピタキシアル層２ａを非等方性乾蝕蝕刻す
る。
【００３８】上記の説明のように上部のＮ-エピタキシ
アル層２ａを蝕刻してから、基板の全面にわたって酸化
膜７を１０００Åの厚さで再び成長させ、この酸化膜７
を非等方性乾蝕蝕刻して上記Ｎ-エピタキシアル層２−
１の側面に図９のように第１スペーサ８を形成する。
【００３９】図１０−図１４は第２スペーサを形成して
から、フィールド酸化膜を形成する工程を図示したもの
である。
【００４０】図１０を参照すると、上記酸化膜５、窒化
膜４および第１スペーサ８をマスク層として上記Ｐ- 領
域３とこのＰ-領域３の下部のＮ- エピタキシアル層２
ｂを基板１まで非等方性乾蝕蝕刻する。
【００４１】その後に、図１１のように基板の全面にわ
たって窒化膜９を蒸着させてから図１２のように窒化膜
９を非等方性乾蝕蝕刻してトランジスタの第２スペーサ
１０を形成する。
【００４２】図１３を参照すると、酸化工程を利用して
フィールド領域上に素子分離用のフィールド酸化膜１１
を形成し、図１４のように第２スペーサ１０と酸化膜５
を順次的に除去する。
【００４３】図１５乃至図１７はワードライン形成工程
を図示したものである。
【００４４】まず、図１５のように基板の全面にわたっ
てＰ+ポリシリコン膜１２を基板の全面にわたって蒸着
させ、その上に図１６のようにフォトレジスト膜１３を
塗布してから、Ｐ+ポリシリコン膜１２とフォトレジス
ト膜１３の上層部を、すなわち上記窒化膜４まで乾蝕蝕
刻して基板を平坦化させる。
【００４５】上記フォトレジスト膜１３を除去してか
ら、ワードラインを定義するためにワードラインマスク
を使用してＰ+ポリシリコン膜１２を乾蝕蝕刻すると、
図１７のようにワードラインが定義される。
【００４６】このとき、ワードラインに上記Ｐ+ポリシ
リコン膜１２の代わりに高融点金属（Ｒｅｆｒａｃｔｏ
ｒｙ ｍｅｔａｌ）を使用することもできる。
【００４７】図１８のように絶縁膜１４を使用して基板
を再び平坦化させるが、このとき平坦化用絶縁膜として
ＣＶＤ酸化膜を使用する。
【００４８】図１９を参照すると、上記のように平坦化
させてから、蓄積ノードとトランジスタのコレクターと
の間のセルフ−コンタクト（Ｓｅｌｆ−ｃｏｎｔａｃ
ｔ）のために酸化膜１５を２０００Å程度の厚さで成長
させてから、残っている窒化膜４を全面除去する。
【００４９】図２０を参照すると、再び基板の全面にわ
たって窒化膜１６と酸化膜のような絶縁膜１７を順次的
に形成する。
【００５０】その後に、キャパシター領域を定義するた
めにその上にストレージマスク１８を載置してから、こ
のマスク１８を使用してキャパシターが形成される領域
の絶縁膜１７と窒化膜１６を蝕刻すると図２１のように
なる。
【００５１】図２２乃至図２３は蓄積ノード（ｓｔｏｒ
ａｇｅ ｎｏｄｅ）を形成する工程図であって、まず、
図２２のように基板の全面にわたって蓄積ノード用Ｎ+
ポリシリコン膜１９を形成し、そしてＡｓ等をインプラ
ントして拡散してから、Ｎ+コレクター２４を形成し、
その上にフォトレジスト膜２０を塗布してから、上記Ｎ
+ポリシリコン膜１９とフォトレジスト膜２０の上層部
を乾蝕蝕刻すると、基板の表面が図２３のように平坦化
される。
【００５２】図２４を参照すると、蓄積ノード用Ｎ+ポ
リシリコン膜１９上にキャパシター誘電体膜２１を形成
してから、プレート電極になるポリシリコン膜２２を順
次的に蒸着させると図２５のようになる。最終的に、ア
ルミニウム等の金属を基板の全面に形成してから、ビッ
トライン２３を定義すると図４９および図５０のように
本発明のキャパシターとスイッチング用トランジスタが
垂直構造で配列されたダイナミックＲＡＭを得ることが
できる。
【００５３】図２６乃至図４７は本発明の第２実施例に
よるダイナミックＲＡＭの製造工程図を図示したもので
ある。
【００５４】本発明の第１実施例による工程図と第２実
施例による製造工程図を観察して見ると第１実施例にお
いては、Ｎ+シリコン基板１をＮＰＮトランジスタのエ
ミッタ領域として使用し、これとは反対に第２実施例に
おいては、図３７においてのように第２スペーサを形成
してから、Ｎ型不純物をＮ基板としてイオン注入してか
ら、図３５のように拡散させてＮ基板１上にＮ+拡散領
域２４を形成してこれをＮＰＮトランジスタのエミッタ
領域として使用したものである。
【００５５】それ以外のトランジスタとキャパシターを
形成するための工程は図４乃至図２５に図示されている
工程と同一に実施される。
【００５６】図４８は上記図２６〜図４７に図示されて
いるように製造工程図によって製造された本発明のバイ
ポーラ形ダイナミックＲＡＭのセルがマトリックス形態
に配列されたレイアウトを図示したものであり、図４９
は図４８のＡ−Ａ′線による断面図、すなわちビットラ
イン方向におけるダイナミックＲＡＭの断面図であり、
図５０は図４８のＢ−Ｂ′線による断面図、すなわちワ
ードラインの方向におけるダイナミックＲＡＭの断面図
をそれぞれ図示したものである。
【００５７】図４８における、図４９および図５０を参
照すると、本願の発明のバイポーラ形ダイナミックＲＡ
Ｍはアクティブ領域、すなわちバイポーラトランジスタ
と蓄積キャパシター層が垂直構造となってあることが知
得る。
【００５８】図４９および図５０における、Ｎ+基板
１、Ｐ-領域３およびＮ+領域２４はそれぞれスイッチン
グ用バイポーラ形ＮＰＮトランジスタのエミッタ、ベー
スおよびコレクター領域になり、Ｎポリシリコン膜１
９、誘電体膜２１およびＮ+ ポリシリコン膜２２は貯蔵
用キャパシターの貯蔵電極、キャパシター誘電体および
プレート電極をそれぞれ示す。
【００５９】一方、ベース領域であるＰ-領域３の側面
に形成されてＰ-領域３と直接接触されているＰポリシ
リコン膜１２はワードラインであり、上記プレート電極
であるＮポリシリコン膜２２の上部に形成されている金
属層２３はビットラインである。
【００６０】本願の発明のダイナミックＲＡＭの構造的
な特徴を観察すると次のようである。
【００６１】第一に、図２６〜図４７で説明したように
バイポーラトランジスタの分離領域、すなわちフィール
ド領域内のＰ- 領域３とＮ-エピタキシアル層２ａをト
レンチ型に蝕刻してから、フィールド酸化膜１１を形成
することによってトランジスタの活性領域が島（Ｉｓｌ
ａｎｄ）の形態を成す構造を有する。
【００６２】第二に、バイポーラトランジスタのコレク
ター領域２４とワードライン１２が第１スペーサ８によ
って絶縁され、ベース領域３がワードライン１２と直接
的に接触されてワードラインの方向に連結される構造を
有する。
【００６３】第三に、バイポーラトランジスタのコレク
ター領域２４の上に貯蔵用キャパシターの貯蔵電極１９
が形成されると、その上に誘電体膜２１とプレート電極
２２が順次的に形成されてスイッチング用バイポーラト
ランジスタと貯蔵用キャパシターが垂直に配列された構
造を有する。
【００６４】第四に、バイポーラトランジスタのベース
領域３とエミッタ領域１およびベース領域３とコレクタ
ー領域２４との間の接合容量を減少させるために、Ｎ-
エピタキシアル層２内にＰ-不純物をドーピングさせて
Ｐ-ベース領域を形成することによって、ベース領域３
とエミッタ領域１およびベース領域３とコレクター領域
２４との間にＮ-領域２ａ，２ｂが形成された構造を有
する。
【００６５】第五に、垂直構造で配列されたスイッチン
グ用バイポーラトランジスタと貯蔵用キャパシターにお
けるプレート電極２２の上部にビットライン２３が直接
的に形成された構造を有する。
【００６６】図５は本発明の製造方法によって完成され
た図４９および図５０のような垂直構造を有するダイナ
ミックＲＡＭの等価回路図を図示したものである。
【００６７】スイッチング用ＮＰＮバイポーラトランジ
スタＱのエミッタ領域Ｅには基準電圧が印加され、ベー
ス領域ＢはワードラインＷＬと連結され、コレクター領
域は貯蔵用キャパシターＣｏの貯蔵電極ＳＥと連結さ
れ、そのプレート電極ＰＥはビットラインＢＬと連結構
成されてある。
【００６８】上記のように構成された本願の発明のダイ
ナミックＲＡＭの動作原理は次のようである。
【００６９】まず、情報を貯蔵するときにはワードライ
ンＷＬに電圧を印加してスイッチング用トランジスタＱ
を導通させ、ビットラインＢＬに貯蔵情報“０”の情報
でときは“０”Ｖを、“１”の情報であるときには“電
源電圧（ＶDD）”を印加して貯蔵用キャパシターＣｏに
該当する情報を貯蔵させる。
【００７０】このとき、スイッチング用バイポーラトラ
ンジスタのエミッタは一定な基準電圧（ＶP）を恒常維
持させる。
【００７１】次に、情報を読むときにはビットラインＢ
Ｌを基準電圧でプリチャージさせてから、ワードライン
ＷＬに電圧を印加すると、バイポーラトランジスタＱが
ターンオンされて貯蔵用キャパシターＣｏの貯蔵電極７
がエミッタ電圧のような基準電圧（ＶP）に変化されて
ビットラインＢＬは微細に電位が変動され、ビットライ
ンの微細な電位変動を増幅して情報を読む。
【００７２】バイポーラトランジスタを使用することに
よって電流駆動能力を向上させて処理速度を向上させう
る。
【００７３】
【発明の効果】上記のように本願の発明によると、次の
ような効果を得ることができる。
【００７４】１．ビットラインを貯蔵用キャパシターの
プレート電極に連結し、貯蔵電極をスイッチング用バイ
ポーラトランジスタのコレクター上に形成し、ベースの
側面にワードラインが直接的に接触されてスイッチング
用トランジスタと貯蔵用キャパシターが垂直構造で配列
されているので、メモリーセルの面積を縮小させうる。
【００７５】２．基本メモリーセルが占める面積が与え
られたデザインルールで小さくなることができるので、
高密度のダイナミックＲＡＭを製作しうる。
【００７６】３．スイッチング用トランジスタとしてバ
イポーラトランジスタを使用することによって処理速度
を向上させうる。
【００７７】４．基本メモリーセルが占める平面積が小
さく、バイポーラトランジスタのベース領域がα−粒子
に対してポテンシャルバリヤ（Ｂａｒｒｉｅｒ）役割を
するので、α−粒子に対する影響を減少させうる。
【００７８】５．ビットラインを貯蔵用キャパシターの
プレート電極のように使用することによってダイナミッ
クＲＡＭのセルの製造工程が極めて容易して高速・高密
度の記憶素子を製造しうる。
【図面の簡単な説明】
【図１】従来の水平構造を有するダイナミックＲＡＭの
断面構造図。
【図２】図１のダイナミックＲＡＭの構造に対する等価
回路図。
【図３】従来の積層構造のキャパシターを有するダイナ
ミックＲＡＭの断面構造図。
【図４】本発明の第１実施例による垂直構造を有するダ
イナミックＲＡＭの製造工程図。
【図５】本発明の第１実施例による垂直構造を有するダ
イナミックＲＡＭの製造工程図。
【図６】本発明の第１実施例による垂直構造を有するダ
イナミックＲＡＭの製造工程図。
【図７】本発明の第１実施例による垂直構造を有するダ
イナミックＲＡＭの製造工程図。
【図８】本発明の第１実施例による垂直構造を有するダ
イナミックＲＡＭの製造工程図。
【図９】本発明の第１実施例による垂直構造を有するダ
イナミックＲＡＭの製造工程図。
【図１０】本発明の第１実施例による垂直構造を有する
ダイナミックＲＡＭの製造工程図。
【図１１】本発明の第１実施例による垂直構造を有する
ダイナミックＲＡＭの製造工程図。
【図１２】本発明の第１実施例による垂直構造を有する
ダイナミックＲＡＭの製造工程図。
【図１３】本発明の第１実施例による垂直構造を有する
ダイナミックＲＡＭの製造工程図。
【図１４】本発明の第１実施例による垂直構造を有する
ダイナミックＲＡＭの製造工程図。
【図１５】本発明の第１実施例による垂直構造を有する
ダイナミックＲＡＭの製造工程図。
【図１６】本発明の第１実施例による垂直構造を有する
ダイナミックＲＡＭの製造工程図。
【図１７】本発明の第１実施例による垂直構造を有する
ダイナミックＲＡＭの製造工程図。
【図１８】本発明の第１実施例による垂直構造を有する
ダイナミックＲＡＭの製造工程図。
【図１９】本発明の第１実施例による垂直構造を有する
ダイナミックＲＡＭの製造工程図。
【図２０】本発明の第１実施例による垂直構造を有する
ダイナミックＲＡＭの製造工程図。
【図２１】本発明の第１実施例による垂直構造を有する
ダイナミックＲＡＭの製造工程図。
【図２２】本発明の第１実施例による垂直構造を有する
ダイナミックＲＡＭの製造工程図。
【図２３】本発明の第１実施例による垂直構造を有する
ダイナミックＲＡＭの製造工程図。
【図２４】本発明の第１実施例による垂直構造を有する
ダイナミックＲＡＭの製造工程図。
【図２５】本発明の第１実施例による垂直構造を有する
ダイナミックＲＡＭの製造工程図。
【図２７】本発明の第２実施例による垂直構造を有する
ダイナミックＲＡＭの製造工程図。
【図２８】本発明の第２実施例による垂直構造を有する
ダイナミックＲＡＭの製造工程図。
【図２９】本発明の第２実施例による垂直構造を有する
ダイナミックＲＡＭの製造工程図。
【図３０】本発明の第２実施例による垂直構造を有する
ダイナミックＲＡＭの製造工程図。
【図３１】本発明の第２実施例による垂直構造を有する
ダイナミックＲＡＭの製造工程図。
【図３２】本発明の第２実施例による垂直構造を有する
ダイナミックＲＡＭの製造工程図。
【図３３】本発明の第２実施例による垂直構造を有する
ダイナミックＲＡＭの製造工程図。
【図３４】本発明の第２実施例による垂直構造を有する
ダイナミックＲＡＭの製造工程図。
【図３５】本発明の第２実施例による垂直構造を有する
ダイナミックＲＡＭの製造工程図。
【図３６】本発明の第２実施例による垂直構造を有する
ダイナミックＲＡＭの製造工程図。
【図３７】本発明の第２実施例による垂直構造を有する
ダイナミックＲＡＭの製造工程図。
【図３８】本発明の第２実施例による垂直構造を有する
ダイナミックＲＡＭの製造工程図。
【図３９】本発明の第２実施例による垂直構造を有する
ダイナミックＲＡＭの製造工程図。
【図４０】本発明の第２実施例による垂直構造を有する
ダイナミックＲＡＭの製造工程図。
【図４１】本発明の第２実施例による垂直構造を有する
ダイナミックＲＡＭの製造工程図。
【図４２】本発明の第２実施例による垂直構造を有する
ダイナミックＲＡＭの製造工程図。
【図４３】本発明の第２実施例による垂直構造を有する
ダイナミックＲＡＭの製造工程図。
【図４４】本発明の第２実施例による垂直構造を有する
ダイナミックＲＡＭの製造工程図。
【図４５】本発明の第２実施例による垂直構造を有する
ダイナミックＲＡＭの製造工程図。
【図４６】本発明の第２実施例による垂直構造を有する
ダイナミックＲＡＭの製造工程図。
【図４７】本発明の第２実施例による垂直構造を有する
ダイナミックＲＡＭの製造工程図。
【図４８】本発明の工程によって作られた垂直構造を有
するダイナミックＲＡＭの平面図。
【図４９】図４８におけるＡ−Ａ′線の断面図。
【図５０】図４８におけるＢ−Ｂ′線の断面図。
【図５１】本発明の製造工程によって作られた垂直構造
のダイナミックＲＡＭの回路構成の一部を示す図面であ
る。
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成５年２月２５日
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】図面の簡単な説明
【補正方法】変更
【補正内容】
【図面の簡単な説明】
【図１】従来の水平構造を有するダイナミックＲＡＭの
断面構造図。
【図２】図１のダイナミックＲＡＭの構造に対する等価
回路図。
【図３】従来の積層構造のキャパシターを有するダイナ
ミックＲＡＭの断面構造図。
【図４】本発明の第１実施例による垂直構造を有するダ
イナミックＲＡＭの製造工程図。
【図５】本発明の第１実施例による垂直構造を有するダ
イナミックＲＡＭの製造工程図。
【図６】本発明の第１実施例による垂直構造を有するダ
イナミックＲＡＭの製造工程図。
【図７】本発明の第１実施例による垂直構造を有するダ
イナミックＲＡＭの製造工程図。
【図８】本発明の第１実施例による垂直構造を有するダ
イナミックＲＡＭの製造工程図。
【図９】本発明の第１実施例による垂直構造を有するダ
イナミックＲＡＭの製造工程図。
【図１０】本発明の第１実施例による垂直構造を有する
ダイナミックＲＡＭの製造工程図。
【図１１】本発明の第１実施例による垂直構造を有する
ダイナミックＲＡＭの製造工程図。
【図１２】本発明の第１実施例による垂直構造を有する
ダイナミックＲＡＭの製造工程図。
【図１３】本発明の第１実施例による垂直構造を有する
ダイナミックＲＡＭの製造工程図。
【図１４】本発明の第１実施例による垂直構造を有する
ダイナミックＲＡＭの製造工程図。
【図１５】本発明の第１実施例による垂直構造を有する
ダイナミックＲＡＭの製造工程図。
【図１６】本発明の第１実施例による垂直構造を有する
ダイナミックＲＡＭの製造工程図。
【図１７】本発明の第１実施例による垂直構造を有する
ダイナミックＲＡＭの製造工程図。
【図１８】本発明の第１実施例による垂直構造を有する
ダイナミックＲＡＭの製造工程図。
【図１９】本発明の第１実施例による垂直構造を有する
ダイナミツクＲＡＭの製造工程図。
【図２０】本発明の第１実施例による垂直構造を有する
ダイナミックＲＡＭの製造工程図。
【図２１】本発明の第１実施例による垂直構造を有する
ダイナミックＲＡＭの製造工程図。
【図２２】本発明の第１実施例による垂直構造を有する
ダイナミックＲＡＭの製造工程図。
【図２３】本発明の第１実施例による垂直構造を有する
ダイナミックＲＡＭの製造工程図。
【図２４】本発明の第１実施例による垂直構造を有する
ダイナミツクＲＡＭの製造工程図。
【図２５】本発明の第１実施例による垂直構造を有する
ダイナミツクＲＡＭの製造工程図。
【図２６】本発明の第２実施例による垂直構造を有する
ダイナミツクＲＡＭの製造工程図。
【図２７】本発明の第２実施例による垂直構造を有する
ダイナミックＲＡＭの製造工程図。
【図２８】本発明の第２実施例による垂直構造を有する
ダイナミックＲＡＭの製造工程図。
【図２９】本発明の第２実施例による垂直構造を有する
ダイナミックＲＡＭの製造工程図。
【図３０】本発明の第２実施例による垂直構造を有する
ダイナミックＲＡＭの製造工程図。
【図３１】本発明の第２実施例による垂直構造を有する
ダイナミックＲＡＭの製造工程図。
【図３２】本発明の第２実施例による垂直構造を有する
ダイナミックＲＡＭの製造工程図。
【図３３】本発明の第２実施例による垂直構造を有する
ダイナミックＲＡＭの製造工程図。
【図３４】本発明の第２実施例による垂直構造を有する
ダイナミックＲＡＭの製造工程図。
【図３５】本発明の第２実施例による垂直構造を有する
ダイナミックＲＡＭの製造工程図。
【図３６】本発明の第２実施例による垂直構造を有する
ダイナミックＲＡＭの製造工程図。
【図３７】本発明の第２実施例による垂直構造を有する
ダイナミックＲＡＭの製造工程図。
【図３８】本発明の第２実施例による垂直構造を有する
ダイナミックＲＡＭの製造工程図。
【図３９】本発明の第２実施例による垂直構造を有する
ダイナミックＲＡＭの製造工程図。
【図４０】本発明の第２実施例による垂直構造を有する
ダイナミックＲＡＭの製造工程図。
【図４１】本発明の第２実施例による垂直構造を有する
ダイナミックＲＡＭの製造工程図。
【図４２】本発明の第２実施例による垂直構造を有する
ダイナミックＲＡＭの製造工程図。
【図４３】本発明の第２実施例による垂直構造を有する
ダイナミックＲＡＭの製造工程図。
【図４４】本発明の第２実施例による垂直構造を有する
ダイナミックＲＡＭの製造工程図。
【図４５】本発明の第２実施例による垂直構造を有する
ダイナミックＲＡＭの製造工程図。
【図４６】本発明の第２実施例による垂直構造を有する
ダイナミックＲＡＭの製造工程図。
【図４７】本発明の第２実施例による垂直構造を有する
ダイナミックＲＡＭの製造工程図。
【図４８】本発明の工程によって作られた垂直構造を有
するダイナミックＲＡＭの平面図。
【図４９】図４８におけるＡ−Ａ′線の断面図。
【図５０】図４８におけるＢ−Ｂ′線の断面図。
【図５１】本発明の製造工程によって作られた垂直構造
のダイナミックＲＡＭの回路構成の一部を示す図面であ
る。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 姜 元求 大韓民国大田直轄市大徳区連丑洞連丑アパ ート108−403

Claims (11)

    【特許請求の範囲】
  1. 【請求項１】 スイッチング用トランジスタＱと貯蔵用
    キャパシターＣｏとが垂直構造で配列されたことを特徴
    とする垂直構造を有するバイポーラ形ダイナミックＲＡ
    Ｍの構造。
  2. 【請求項２】 前記スイッチング用トランジスタとして
    ＮＰＮバイポーラトランジスタが使用されることを特徴
    とする請求項１に記載の垂直構造を有するバイポーラ形
    ダイナミックＲＡＭの構造。
  3. 【請求項３】 前記スイッチング用トランジスタＱのＰ
    -ベース領域３と基板であるＮ+エミッタ領域１およびＰ
    - ベース領域３とＮ+コレクター領域２４との間にＮ-エ
    ピタキシアル層２ａ，２ｂが形成され、Ｎ+コレクター
    領域２４上に貯蔵用キャパシターＣｏの貯蔵電極２１が
    形成され、貯蔵電極１９上に誘電体膜２１とプレート電
    極２２とが順次的に形成され、プレート電極２２上にビ
    ットライン２３が形成され、上記Ｐ- ベース領域３の側
    面にワードライン１２が形成されたことを特徴とする請
    求項１に記載の垂直構造を有するバイポーラ形ダイナミ
    ックＲＡＭの構造。
  4. 【請求項４】 前記コレクター領域２４とワードライン
    １２とが第１スペーサ８によって分離されることを特徴
    とする請求項３に記載の垂直構造を有するバイポーラ形
    ダイナミックＲＡＭの構造。
  5. 【請求項５】 前記第１スペーサ８と酸化膜であること
    を特徴とする請求項４に記載の垂直構造を有するバイポ
    ーラ形ダイナミックＲＡＭの構造。
  6. 【請求項６】 前記コレクター領域２４とＰ+ポリシリ
    コン膜１２とから形成されたベース電極が第１スペーサ
    ８によって分離され、ベースコンタクトが側面に形成さ
    れたことを特徴とする請求項３に記載の垂直構造を有す
    るバイポーラ形ダイナミックＲＡＭの構造。
  7. 【請求項７】 Ｎ+基板１上にＮ- エピタキシアル層２
    を成長させてから、このＮ-エピタキシアル層２内にＰ-
    ベース領域３を形成させると同時に上記Ｎ−エピタキ
    シアル層２を上・下部エピタキシアル層２ａ，２ｂに分
    離させる工程と、 窒化膜４と酸化膜５とを形成してから、トレンチマスク
    ６を使用して上記酸化膜５と窒化膜４および上部Ｎ−
    エピタキシアル層２ｂを順次的に蝕刻してフィールド領
    域とアクティブ領域を限定する工程と、 第１スペーサ８を形成する工程と、 上記窒化膜４、酸化膜５および第１スペーサ８をマスク
    としてフィールド領域内のＰ-ベース領域３と下部Ｎ-
    エピタキシアル層２ａを蝕刻する工程と、 第２スペーサ１０を形成してから、フィールド酸化膜１
    １を形成する工程と、 第２スペーサ１０を除去してから、ワードラインを形成
    する工程と、 絶縁膜１４を使用して基板を平坦化させてから、酸化膜
    １５を成長させる工程と、 上記絶縁膜４を除去してから、窒化膜１６と酸化膜１７
    とを形成し、マスク１８を使用して上記窒化膜１６と酸
    化膜１７とを蝕刻してキャパシター領域を限定する工程
    と、 貯蔵電極１９を形成してから、誘電体膜２１を形成する
    工程と、 プレート電極でＮ+ポリシリコン膜２２を形成してか
    ら、ビットライン２３を形成する工程とから成ることを
    特徴とする垂直構造のバイポーラ形ダイナミックＲＡＭ
    の製造方法。
  8. 【請求項８】 前記第２スペーサ１０に窒化膜が使用さ
    れることを特徴とする請求項７に記載の垂直構造のバイ
    ポーラ形ダイナミックＲＡＭの製造方法。
  9. 【請求項９】 前記ワードラインを形成する工程は基板
    の全面にわたってＰ+ポリシリコン膜１２とフォトレジ
    スト膜１３を塗布するステップと、上記窒化膜４まで上
    記Ｐ+ポリシリコン膜１２とフォトレジスト膜１３を非
    等方性乾蝕蝕刻してから、上記フォトレジスト膜１３を
    除去するステップと、上記Ｐ+ポリシリコン膜１２を乾
    蝕蝕刻してワードラインを定義するステップとから成さ
    れることを特徴とする請求項７に記載の垂直構造のバイ
    ポーラ形ダイナミックＲＡＭの製造方法。
  10. 【請求項１０】 前記平坦化用絶縁膜１４としてＣＶＤ
    酸化膜を使用することを特徴とする請求項７に記載の垂
    直構造のバイポーラ形ダイナミックＲＡＭの製造方法。
  11. 【請求項１１】 前記酸化膜１５はコレクター領域２４
    と貯蔵電極１９との間のセルフコンタクト用として使用
    されることを特徴とする請求項７に記載の垂直構造のバ
    イポーラ形ダイナミックＲＡＭの製造方法。
JP3043867A 1990-11-06 1991-03-08 垂直構造を有するバイポ―ラ形ダイナミックｒａｍを製造する方法およびそのダイナミックｒａｍの構造 Expired - Lifetime JP2524002B2 (ja)

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