JPH0426787B2 - - Google Patents
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- JPH0426787B2 JPH0426787B2 JP60220003A JP22000385A JPH0426787B2 JP H0426787 B2 JPH0426787 B2 JP H0426787B2 JP 60220003 A JP60220003 A JP 60220003A JP 22000385 A JP22000385 A JP 22000385A JP H0426787 B2 JPH0426787 B2 JP H0426787B2
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- Japan
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- type
- region
- type semiconductor
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- memory cell
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- Expired - Lifetime
Links
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- 239000012535 impurity Substances 0.000 claims description 8
- 230000014759 maintenance of location Effects 0.000 claims description 2
- 238000009792 diffusion process Methods 0.000 description 15
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/10—DRAM devices comprising bipolar components
Landscapes
- Bipolar Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】
本発明はバイポーラ半導体記憶装置（メモリ）
に関するものである。
に関するものである。
バイポーラメモリセルは一般に第１図に示すよ
うに、負荷抵抗とコンデンサとの並列回路を直列
接続したインバータ２個をたすきがけ接続した回
路構成を有する。ところで、これを一つの半導体
基板上に形成する場合、その負荷抵抗に並列接続
したスピードアツプ用コンデンサC01、C02とし
て、ｎ型半導体エピタキシヤル成長層と、その表
面にベース拡散と同時に拡散したｐ型半導体層と
で形成されるpn接合（順方向）容量が用いられ
ている。ところで、充分なオーバードライブをか
けスピードアツプ効果を高めるためにはある程度
の容量を必要とし、その容量を得るにはかかる接
合容量では大きな接合面積を要する。
うに、負荷抵抗とコンデンサとの並列回路を直列
接続したインバータ２個をたすきがけ接続した回
路構成を有する。ところで、これを一つの半導体
基板上に形成する場合、その負荷抵抗に並列接続
したスピードアツプ用コンデンサC01、C02とし
て、ｎ型半導体エピタキシヤル成長層と、その表
面にベース拡散と同時に拡散したｐ型半導体層と
で形成されるpn接合（順方向）容量が用いられ
ている。ところで、充分なオーバードライブをか
けスピードアツプ効果を高めるためにはある程度
の容量を必要とし、その容量を得るにはかかる接
合容量では大きな接合面積を要する。
また、コレクタ抵抗においても必要とする抵抗
値を得るめには抵抗領域に大面積を要した。
値を得るめには抵抗領域に大面積を要した。
特に、従来の場合、第５図に示すようにチヤン
ネルストツプ用p+型高濃度半導体領域４が高低
抗に並列にはいるため高低抗形成の妨げとなり、
抵抗領域を著しく長くしなければ必要な抵抗値は
得られなかつた。
ネルストツプ用p+型高濃度半導体領域４が高低
抗に並列にはいるため高低抗形成の妨げとなり、
抵抗領域を著しく長くしなければ必要な抵抗値は
得られなかつた。
本発明はこのようなメモリセルの面積を増大さ
せる要因を除去すべくなされたもので、その目的
は、負荷抵抗素子の抵抗値を大ならしめることに
より、保持電流の体さいメモリセルを提供するこ
とによる。
せる要因を除去すべくなされたもので、その目的
は、負荷抵抗素子の抵抗値を大ならしめることに
より、保持電流の体さいメモリセルを提供するこ
とによる。
このような目的を達成するためには、本発明
は、少なくとも１対のデータ保持用ドライバ・ト
ランジスタとそれぞれの負荷手段が交叉接続され
たフリツプ・フロツプよりなるメモリセルを有す
るバイポーラ半導体記憶装置において、上記メモ
リセルの負荷手段をなす高低抗素子は、その一端
が上記メモリセルの負荷手段への電源側に電気的
に接続され、その他端がデータ保持用ドライバ・
トランジスタのベース領域に連結された、第１導
電型エピタキシ層表面領域に形成された上記第２
導電型のベース領域と同一導電型で低濃度の半導
体領域よりなることを特徴とするバイポーラ半導
体記憶装置とするものである。
は、少なくとも１対のデータ保持用ドライバ・ト
ランジスタとそれぞれの負荷手段が交叉接続され
たフリツプ・フロツプよりなるメモリセルを有す
るバイポーラ半導体記憶装置において、上記メモ
リセルの負荷手段をなす高低抗素子は、その一端
が上記メモリセルの負荷手段への電源側に電気的
に接続され、その他端がデータ保持用ドライバ・
トランジスタのベース領域に連結された、第１導
電型エピタキシ層表面領域に形成された上記第２
導電型のベース領域と同一導電型で低濃度の半導
体領域よりなることを特徴とするバイポーラ半導
体記憶装置とするものである。
以下本発明を実施例により説明する。
第２図ａ〜ｆは本発明の一実施例に係るメモリ
セルの製造態様を工程順に示すものである。
セルの製造態様を工程順に示すものである。
(a) ｐ型半導体基板１表面にｎ型不純物を選択的
に拡散することによりn+型半導体埋込層２を
形成し、さらに、ｐ型不純物を選択的に拡散す
ることにより容量増大化用p+型拡散層３とチ
ヤンネルストツプ用p+型拡散層４とを形成す
る。容量増大化用p+型拡散層３はコンデンサ
を形成すべき位置に形成する。また、チヤンネ
ルストツプ用p+型拡散層４はn+型半導体埋込
層２よりやや離れた位置に形成されている。こ
れに対し従来のものでは後の工程でアイソレー
シヨン層を形成した際、そのアイソレーシヨン
層の側面に沿つてチヤンネルストツプ用p+型
拡散層４が形成されるため、或いはホトレジス
ト工程を不要とする全面チヤンネルストツプ拡
散を用いることによつてn+埋込層の高濃度領
域部以外は酸化膜界面はp+領域となつてしま
うため、抵抗形成用p-型領域の抵抗値が減少
してしまうという問題点がある。それに対し、
上記本発明によれば、ホトレジスト工程の追加
により高抵抗が実現できることになるのであ
る。なお、選択拡散に際してマスクとして用い
たシリコン酸化膜はエツチング除去する。ま
た、この領域はイオン打込みにより形成するこ
ともできる。
に拡散することによりn+型半導体埋込層２を
形成し、さらに、ｐ型不純物を選択的に拡散す
ることにより容量増大化用p+型拡散層３とチ
ヤンネルストツプ用p+型拡散層４とを形成す
る。容量増大化用p+型拡散層３はコンデンサ
を形成すべき位置に形成する。また、チヤンネ
ルストツプ用p+型拡散層４はn+型半導体埋込
層２よりやや離れた位置に形成されている。こ
れに対し従来のものでは後の工程でアイソレー
シヨン層を形成した際、そのアイソレーシヨン
層の側面に沿つてチヤンネルストツプ用p+型
拡散層４が形成されるため、或いはホトレジス
ト工程を不要とする全面チヤンネルストツプ拡
散を用いることによつてn+埋込層の高濃度領
域部以外は酸化膜界面はp+領域となつてしま
うため、抵抗形成用p-型領域の抵抗値が減少
してしまうという問題点がある。それに対し、
上記本発明によれば、ホトレジスト工程の追加
により高抵抗が実現できることになるのであ
る。なお、選択拡散に際してマスクとして用い
たシリコン酸化膜はエツチング除去する。ま
た、この領域はイオン打込みにより形成するこ
ともできる。
(b) 半導体基板１表面にn-型エピタキシヤル成
長層５を形成し、前記各拡散層２，３，４を埋
込層に形成する。
長層５を形成し、前記各拡散層２，３，４を埋
込層に形成する。
(c) その後、耐酸化性膜をマスクとして半導体表
面を選択酸化することによりアイソレーシヨン
層６を形成する。これにより、チヤンネルスト
ツプ用p+型拡散層４はアイソレーシヨン層６
の直下に位置し、各半導体埋込層２を相互に分
離することになる。
面を選択酸化することによりアイソレーシヨン
層６を形成する。これにより、チヤンネルスト
ツプ用p+型拡散層４はアイソレーシヨン層６
の直下に位置し、各半導体埋込層２を相互に分
離することになる。
(d) その後、n-型半導体エピタキシヤル成長層
５の表面のｐ型不純物を選択拡散することによ
り、ベースをなすｐ型半導体領域７とコンデン
サの一極をなすｐ型半導体領域８とを同時に形
成する。その後、その選択拡散に際しマスクと
して用いたシリコン酸化物膜を除去する。
５の表面のｐ型不純物を選択拡散することによ
り、ベースをなすｐ型半導体領域７とコンデン
サの一極をなすｐ型半導体領域８とを同時に形
成する。その後、その選択拡散に際しマスクと
して用いたシリコン酸化物膜を除去する。
(e) その状態で、ｐ型不純物をイオン打込みする
ことにより、n-型エピタキシヤル成長層５の
うちｐ型半導体領域７，８以外の部分において
その表面にp-型抵抗領域９を形成する。
ことにより、n-型エピタキシヤル成長層５の
うちｐ型半導体領域７，８以外の部分において
その表面にp-型抵抗領域９を形成する。
(f) その後、ベースをなすｐ型半導体領域７の表
面にエミツタをなすn+型半導体領域１０，１
１を形成し、さらにコンタクト用窓開部を形成
した後、電極１２を形成する。
面にエミツタをなすn+型半導体領域１０，１
１を形成し、さらにコンタクト用窓開部を形成
した後、電極１２を形成する。
第３図はかかるメモリセルのレイアウトパター
ンを示す平面図である。
ンを示す平面図である。
この図において黒で塗りつぶした領域がチヤン
ネルストツプ用p+型拡散層４、C01、C02はコンデ
ンサ領域、R1、R2は抵抗領域、B1、B2はベース
電極取出領域、C1、C2はコレクタ電極取出領域、
E11、E12、E21、E22はエミツタ電極取出領域、実
線はアルミニウム電極配線、点線はn-型半導体
領域部を示す。
ネルストツプ用p+型拡散層４、C01、C02はコンデ
ンサ領域、R1、R2は抵抗領域、B1、B2はベース
電極取出領域、C1、C2はコレクタ電極取出領域、
E11、E12、E21、E22はエミツタ電極取出領域、実
線はアルミニウム電極配線、点線はn-型半導体
領域部を示す。
ところで、このように実施例によれば、第１に
接合容量のコンデンサを形成すべき部分において
予めn+型半導体埋込層２の表面にp+型拡散層４
を形成しておくので、その後の工程で形成するｐ
型半導体領域８と一体となり、接合容量はp+型
拡散層４とn+型半導体埋込層２との間に構成さ
れる。すなわち、第４図実線に示すように不純物
濃度の高い領域相互間の接合容量が構成されるの
で、空乏層の幅が小さくなり、その結果容量が大
となる。したがつて小さな面積でオーバードライ
ブをかけるに充分な容量のコンデンサを形成する
ことができる。
接合容量のコンデンサを形成すべき部分において
予めn+型半導体埋込層２の表面にp+型拡散層４
を形成しておくので、その後の工程で形成するｐ
型半導体領域８と一体となり、接合容量はp+型
拡散層４とn+型半導体埋込層２との間に構成さ
れる。すなわち、第４図実線に示すように不純物
濃度の高い領域相互間の接合容量が構成されるの
で、空乏層の幅が小さくなり、その結果容量が大
となる。したがつて小さな面積でオーバードライ
ブをかけるに充分な容量のコンデンサを形成する
ことができる。
第２に、チヤンネルストツプ用p+型半導体領
域４をアイソレーシヨン層６下にのみ位置させ、
コレクタをなすn-型エピタキシヤル成長層５に
形成しないようにするため、第５図に示す従来例
のように、p-型抵抗領域９にチヤンネルストツ
プ用p+型半導体領域４が並列接続され、抵抗値
が低くなるという問題を回避することができ、従
来よりも小さな面積で大きな抵抗値を得ることが
できる。
域４をアイソレーシヨン層６下にのみ位置させ、
コレクタをなすn-型エピタキシヤル成長層５に
形成しないようにするため、第５図に示す従来例
のように、p-型抵抗領域９にチヤンネルストツ
プ用p+型半導体領域４が並列接続され、抵抗値
が低くなるという問題を回避することができ、従
来よりも小さな面積で大きな抵抗値を得ることが
できる。
以上説明したように、本発明によれば負荷手段
が高低抗の拡散領域により構成されているので、
保持電流が小さく、かつ、高速の書込、読出しが
可能となる。
が高低抗の拡散領域により構成されているので、
保持電流が小さく、かつ、高速の書込、読出しが
可能となる。
第１図はバイポーラメモリの回路図、第２図ａ
〜ｆは本発明の一実施例に係るバイポーラメモリ
の製造態様を工程順に示す断面図、第３図はその
バイポーラメモリのレイアウト図、第４図は抵抗
領域における不純物濃度分布図、第５図は従来に
おける抵抗領域部を示す斜視図である。 １……ｐ型半導体基板、２……n+型半導体埋
込層、３……容量増大化用p+型拡散層、４……
チヤンネルストツプ用p+型拡散層、５……n-型
エピタキシヤル成長層、６……アイソレーシヨン
層、７……ベースをなすｐ型半導体領域、８……
コンデンサの一極をなすｐ型半導体領域、９……
p-型抵抗領域、１０，１１……エミツタをなす
n+型半導体領域、１２……電極、R1，R2……負
荷抵抗、D1，D2……接合ダイオード、C01，C02
……コンデンサ。
〜ｆは本発明の一実施例に係るバイポーラメモリ
の製造態様を工程順に示す断面図、第３図はその
バイポーラメモリのレイアウト図、第４図は抵抗
領域における不純物濃度分布図、第５図は従来に
おける抵抗領域部を示す斜視図である。 １……ｐ型半導体基板、２……n+型半導体埋
込層、３……容量増大化用p+型拡散層、４……
チヤンネルストツプ用p+型拡散層、５……n-型
エピタキシヤル成長層、６……アイソレーシヨン
層、７……ベースをなすｐ型半導体領域、８……
コンデンサの一極をなすｐ型半導体領域、９……
p-型抵抗領域、１０，１１……エミツタをなす
n+型半導体領域、１２……電極、R1，R2……負
荷抵抗、D1，D2……接合ダイオード、C01，C02
……コンデンサ。
Claims (1)
- 【特許請求の範囲】 １ 少なくとも一対のデータ保持用ドライバ・ト
ランジスタとそれぞれの負荷手段が交差接続され
たフリツプロツプよりなるメモリセルを有するバ
イポーラ半導体記憶装置において、 上記メモリセルの負荷手段をなす高低抗素子
は、データ保持用トランジスタの能動ベース領域
より低不純物濃度にされるとともに上記能動ベー
ス領域より浅い接合を持つようにされたｐ型半導
体領域から構成され、 かつ上記負荷手段の一部をなすPN接含は、上
記メモリセルの負荷手段への電源側に電気的に接
続され、データ保持用ドライバ・トランジスタの
能動ベース領域より高不純物濃度のＰ型半導体領
域とＮ型埋込高濃度半導体領域との間で形成され
ている、 ことを特徴とするバイポーラ半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60220003A JPS61111577A (ja) | 1985-10-04 | 1985-10-04 | バイポ−ラ半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60220003A JPS61111577A (ja) | 1985-10-04 | 1985-10-04 | バイポ−ラ半導体記憶装置 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP52095081A Division JPS5951149B2 (ja) | 1977-08-10 | 1977-08-10 | バイポ−ラ半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61111577A JPS61111577A (ja) | 1986-05-29 |
| JPH0426787B2 true JPH0426787B2 (ja) | 1992-05-08 |
Family
ID=16744403
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60220003A Granted JPS61111577A (ja) | 1985-10-04 | 1985-10-04 | バイポ−ラ半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61111577A (ja) |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS49106777A (ja) * | 1973-02-09 | 1974-10-09 | ||
| JPS5081284A (ja) * | 1973-11-16 | 1975-07-01 | ||
| JPS5081291A (ja) * | 1973-11-16 | 1975-07-01 | ||
| JPS5116309A (ja) * | 1974-07-31 | 1976-02-09 | Nippon Steel Corp | Konendoshitsufunshaho |
-
1985
- 1985-10-04 JP JP60220003A patent/JPS61111577A/ja active Granted
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS49106777A (ja) * | 1973-02-09 | 1974-10-09 | ||
| JPS5081284A (ja) * | 1973-11-16 | 1975-07-01 | ||
| JPS5081291A (ja) * | 1973-11-16 | 1975-07-01 | ||
| JPS5116309A (ja) * | 1974-07-31 | 1976-02-09 | Nippon Steel Corp | Konendoshitsufunshaho |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61111577A (ja) | 1986-05-29 |
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