JPH03194966A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は負荷素子がｐｎｐトランジスタであり、バイポ
ーラ型でエミッタ・カップルド・ロジック（ＥＣＬ）を
用いた半導体記憶装置に関する。

（従来の技術） 一般に、バイポーラＥＣＬ　　ＲＡＭではメモリセルは
一対のｎｐｎトランジスタと一対の負荷素子とがらなる
フリップフロップ回路で構成されており、この負荷素子
の構造を変えることで使用目的に合致したメモリーを得
ている。これらの内で特に低消費電力並びに高集積化を
実現出来る構造としてｐｎｐトランジスタを用いる方法
が知られている。

第２図はこの種の半導体記憶装置の従来例を示す回路図
である。

ワード線ＷＴ、Ｗａの間に一対のｎｐｎトランジスタＴ
ｒ、、Ｔｒａからなるフリップフロップを有し、Ｔｒ、
、Ｔｒ、の各々の１つのエミッタが読み出し／書き込み
用エミッタ（以降、Ｒ／Ｗ用エミッタと記す）としてデ
イジット線り、Ｔ５”に接続さね、他方のエミッタは情
報保持用エミッタ（以降、Ｈｏ１ｄ用エミツタと記す）
としてワード線Ｗ６に接続されている。また、ベース及
びコレクタはそれぞれｐｎｐトランジスタＴ　ｒ３．　
Ｔ　ｒ４のコレクタ及びベースに接続され、Ｔ「３．Ｔ
「４のエミッタはワード線ＷＴに接続されている。

第３図は第２図の従来例の点線で示さねた部分の構造を
示す縦断面図である。

ｐ型シリコン基板１上に埋込コレクタ層２、ｎエピタキ
シャル層３を形成したのちＰ型拡散領域１０２、１０３
、高濃度ｎ型拡散領域＋０１を順次形成することによっ
て実現されていた。ここで、４は素子分離用溝、ＩＱＯ
Ａ、　１００８．１００に、　１００Ｄ、　１００Ｅは
電極配線接続用コンタクトである。領域１０１、＋０３
．３．２で構成される縦型ｎｐｎトランジスタと、領域
１０２　、３．２．１０３で構成される横型ｐｎｐトラ
ンジスタは、第２図に示したトランジスタＴ　ｒｌ＋　
Ｔ　ｒ、にそれぞれ相当する。以上説明した単体セルを
アレイ状に配置し、さらに入出力回路、読み出し／書き
込み回路等周辺回路を付は加えてメモリーチップが構成
されている。

〔発明が解決しようとする課題〕

上述した従来の半導体記憶装置はρｎｐトランジスタと
ｎｐｎトランジスタで構成されるｐｎｐｎトランジスタ
を利用したものであり、導通状態にある場合にはｐｎｐ
トランジスタ及びｎｐｎトランジスタの両者とも飽和状
態に追い込まれているわけである。従ってＴｒ、のエミ
ッタとコレクタの電位関係が逆転すると容易にトランジ
スタは逆動作を起こしてしまい、エミッタから逆流入電
流１、が流入し、セルの状態に悪影響を及ぼすことにな
る。保持状態にあるセル、言い換えれば非選択状態のセ
ルは、保持電流Ｉ□を流すことによってその状態を保持
しており、Ｉ、はＷ７からセルを通過してＷＢへ流れ、
Ｗ８に接続されている定電流源へと流れる。ここで前記
のＩＲがＲ／Ｗ用エミッタから流入するとＷＴからの電
流はＩＨ−■８と減少してしまうこととなり、ｐｎｐｎ
トランジスタの導通状態が不安定となる。ｐｎｐｎトラ
ンジスタの導通条件はｐｎｐトランジスタ、ｎｐｎトラ
ンジスタのエミッタ接地電流増幅率をβρ口ｐ、βｎｐ
ｎとするとβｐｎｐ　・βｎｐｎ＞１が満されることで
あり、通常の場合１μＡ以下の極めて低電流レベルでも
この条件は成立するため、全消費電力を抑える目的から
１セル当り１μＡ程度になる様に設計している。つまり
ＩＲが０．数μへ程度の僅かな電流だとしてもセルの保
持状態は極めて不安定な状態となってしまう。

また縦断面図を見れば分かる様に、ｐ型基板１をコレク
ターとする縦型のｐｎｐトランジスタが寄生しており、
これが第２の問題の原因となる。

ここで言う寄生ｐｎｐトランジスタとは、１０２をエミ
ッタとし、２および３をベース、１をコレクターとする
縦型ρｎｐトランジスタＶ−Ｔｒｐ　、と、＋０３をエ
ミッタとするＶ−Ｔｒｐ２の２つの寄生トランジスタで
ある。これらの寄生トランジスタは選択セルへ情報を書
込む動作を行なう場合に悪影響を与える。書込み時には
１０２へＷ７から数百μへの書込み電流１．が流れ込み
、Ｒ／Ｗ用エミッタからデイジット線へ流出することに
なるが、Ｖ−Ｔｒｐ。

のエミッタ接地電流増幅率βｒｐｌが０でない限り基板
１へ漏れる電流Ｉしが存在し、ＷＴにはＩｗ＋ＩＬの電
流が流れることになる。

ここで、第２図に示す横型ｐｎｐトランジスタ″Ｌ：ｒ
３は第３図において１０２．２および３、＋０３で構成
されており、Ｖ−Ｔｒｐ、のエミッタとＴ「３のエミッ
タは同一であるから、両者のトランジスタのエミッタ接
地電流増幅率の比によりＩｗと■しとが決定される。通
常の場合、数百μＡの電流レベルになるとβｐｎｐ　＜
βｒｐ＋になってしまい、漏れ電流ｌＬ、の方が■。よ
り大きくなってしまう。

ＩＬは完全に無効電流であるから書込み時の消費電力増
大を引き起こし、さらにはＷ７にＩＬを余分に流さなけ
ればならないため、この分の電位ドロップ増大による選
択セル、非選択セル間のマージン縮小を引き起こすばか
りでなく、非選択セルの情報を破壊してしまうという重
大な不具合点を持つ。この点につき以下に説明する。

基板１へ漏れた！、は選択セル近傍の基板電位を上昇さ
せるが、隣りの非選択セル（保持状態セル）の基板電位
も影響を受けて上昇してしまう。

基板電位の上昇に伴ない、埋込コレクタ層の電位も相対
的に上昇するため前述のＩＲを大幅に増大させ保持不良
を引き起こしてしまう。つまり第２図におけるＲ／Ｗ用
トランジスタの逆動作を起し易くさせるように作用して
しまうわけである。

さらに、面述の寄生ｐｎｐトランジスタＶ−Ｔｒｐ２が
逆動作を起こし、Ｉしの一部をｎｐｎトランジスタのベ
ース層へ注入するという現象も併発し。

これも■８と同様に保持不良の原因となる。

次に動作速度の面から考えると、このメモリーセル形式
で最も問題となるのは書込みサイクル時間である。書込
み時には第３図においてｐｎｐトランジスタのエミッタ
１０２からホールが低濃度のｎ型エピタキシャル層３へ
大量に注入されるが、通常のエピタキシャル層の不純物
濃度は　１０１１０ｌ６３程度と低いためホールの寿命
が長く、この領域にホールの蓄積が発生する。蓄積され
たホールは書込みパルス幅Ｔｗｐが終了したのちもｎｐ
ｎトランジスタ側へ拡散によって流れてゆくため蓄積ホ
ールが消えるまで書込み後回復時間（Ｔｗｐ＋）が延び
ることになる。蓄積ホールは濃度勾配による拡散と再結
合によって失なわれるだけであるため、１ｗ８を短くす
るには蓄積量を減らすのが唯一の対策となる。しかしＴ
ｗＰは書込み電流Ｉｗが大きければ大きい程速くなる。

従ってＴｗＰと１ｗ８はトレードオフの関係となり、結
果的に書込みサイクルＴ　（＝　Ｔ　ｗｐ　＋　Ｔ　ｗ
＊の改善が思うにまかせない状況となっている。

以上説明した問題点のため、本形式のメモリーセルはシ
ョットキーバリアダイオード（ＳＢＤ）を用いたメモリ
ーセルに比し消貸電力、セル占有面積、ソフトエラー耐
性の面では圧倒的に勝っていながら、動作速度の点で大
きく劣っていたため、使用範囲が制限されていた。

上記の問題点に関し、以下に述べるの、■、■について
検討した。

■メモリセルのｎｐｎトランジスタの逆βを低ドさせ■
８を減らす。■寄生ｐｎｐトランジスタのβを低下させ
■、を減らす。■ホール蓄積領域を減らすとともにホー
ル寿命を短くする。特に■は動作速度に最も影響を与え
るからである。

■についてはｎ型エピタキシャル層の総体積が問題とな
るため、まず総体積を極力削ることを考え、第４図に示
すようにｐｎｐトランジスタのエミッタ１０２Ａとｎｐ
ｎトランジスタのベース１０３Ａを埋込コレクタ層２に
ぶつけた構造とした。この構造をとった場合にはホール
は３Ａ領域にのみ注入されるだけであり、従来構造の数
十分の１程度に体積を減らせたため、セルの応答は速く
なった。

しかもｎｐｎトランジスタのベースを従来より深く形成
したため逆βが２〜３分の１となり、■の問題も解決さ
れた。しかしながら寄生ｐｎｐトランジスタＶ−Ｔｒｐ
　、とＶ−Ｔｒｐ２のβが２〜４倍に大きくなってしま
い、ＩＬが大幅増となったために、保持特性が極めて悪
化してしまうことが判明した。

また深く形成することに伴ない横方向の制御性が悪くな
り、横型ｐｎｐトランジスタのベース幅ＷＰのバラツキ
が大きくなってしまうということも判明した。これらか
ら埋込コレクタ層の幅は出来る限り拡げなければならな
いことと、エピタキシャル層を薄くし横方向の制御性を
向上させなければならないこととなった。これはｎｐｎ
トランジスタのベース層を浅く形成することを意味し、
へ増加を抑制するためベース層不、純物濃度を増加させ
なければならないことを意味する。

以上の検討からメモリセルの最適構造をほぼ決定するこ
とが出来たわけであるが、この時に得られるｎｐｎトラ
ンジスタのβは５〜１５程度であった。しかしながらメ
モリセルアレイ以外の周辺回路においてはβとして１０
０前後の値が要求されるとともに、周辺回路の速度は主
にコレクタ・ベース接合容量の値に左右されるため、ベ
ース層と埋込コレクタ層がぶつかるのは絶対に避けねば
ならないことも事実であった。従って周辺回路領域とメ
モリセルアレイ領域とを最適化し速度向上を計るにはそ
れぞれ異なる構造設計をすべきであるとの結論に達した
わけである。

〔課題を解決するための手段〕

本発明の半導体記憶装置は、 相互のコレクタとペースとが交差接続された一対の第１
の縦型ｎｐｎトランジスタと第１の縦型ｎｐｎトランジ
スタのｎ型コレクタ領域及びｐ型ベース領域を各々ベー
ス領域及びコレクタ領域とする横型ｐｎｐトランジスタ
とがら構成されるフリップフロップ回路を単位メモリセ
ルとしたメモリセルアレイ領域と、ボンディングパッド
領域を含み抵抗、ダイオード、第２の縦型ｎｐｎトラン
ジスタからなる周辺回路領域とで構成される半導体記憶
装置において、 第１の縦型ｎｐｎトランジスタのベース層の不純物濃度
を第２の縦型ｎｐｎトランジスタのベース層の不純物濃
度に比し濃くし、 第１の縦型ｎｐｎトランジスタの第１の埋込コレクタ層
形成に用いられた第１の不純物の拡散定数が第２の縦型
ｎｐｎトランジスタの埋込コレクタ層形成に用いられた
第２の不純物の拡散定数より大とし、 第１の縦型ｎｐｎトランジスタのベース層及び横型ｐｎ
ｐトランジスタのエミッタ領域が第１の埋込コレクタ層
に接するように設けられている。

（実施例） 次に、本発明の実施例について図面を参照して説明する
。

、第１図（ａ）　、　（ｂ）は本発明の半導体記憶装置
の一実施例を示す縦断面図であり、第１図（ａ）はメモ
リセル部を、第１図（ｂ）は周辺回路部をそれぞれ示し
ている。

本実施例は、埋込コレクタ層２Ａ、２Ｂが設けられたｐ
型シリコン基板上にｎ型エピタキシャル層３を設け、ｐ
型拡散層１０２Ｂ−、ｌ０３Ｂ、　１０４を順次設け、
電極配線接続用コンタクト１００＾〜ｌＯ叶が設けられ
ているというものである。なお４は素子分離用の溝であ
り、絶縁膜５によって充填されている。ここで埋込コレ
クタ層２Ｂを形成するために用いられた不純物の拡散定
数が２Ａのそれに比べ大きいことを特徴としている。

次に第１図の実施例の形成工程について説明する。

メモリセル部と周辺回路部とに分け２回の不純物導入工
程を行ない、別々の不純物をドープする方法を取り、例
えば２＾形成用としてｓｂ原子を、２Ｂ用として＾Ｓ原
子を公知の塗布拡散法にてドーピングする。次にｎ型の
エピタキシャル層３の成長を行なうと＾Ｓ原子の方がｓ
ｂ原子に比し拡散定数が大きいことがら、エピタキシャ
ル層中へのせり上りが大きく、結果的に図に示すように
メモリセル部の方がｎ型のエピタキシャル層の厚さが薄
くなる。また同時に深さ方向の埋込コレクタ層の幅が大
きくなる。ここで２＾の深さ方向の幅を２μ畿とした場
合には、３Ｂのそれは３μ膿程度となる。また、Ｐ型拡
散層１０２Ｂ、　１０３Ｂは２Ｂにぶつけるように形成
し、１０４は２Ａに接しないように形成されており、し
かも１０４と１０３Ｂを比較すると１０１８の方が不純
物濃度を高くしであることも特徴としてい乞。これは前
述の様に特性面からの要求によるものであるが、メモリ
セル部の方がエピタキシャル層の厚さが薄いため、容易
に２Ｂへぶつけることが出来るわけで、横方向の制御性
が良い。またセル部のｎｐｎトランジスタのβは１０３
Ｂの不純物濃度を変化させることにより容易に制御出来
る。実際に周辺回路部のエピタキシャル層厚を０．８μ
目程度に設定した場合には、メモリセル部での厚さは０
．４μ畿程度となり、１０４のＢ原子の濃度を３　Ｘ　
１０１１０ｌ８’程度にし、１０２Ｂ及び１０３ＢのＢ
原子濃度として２　ｘ　１０”ｃｍ−’程度とした場合
、周辺回路部のｎｐｎトランジスタのβは１００程度に
なり、メモリセル部では５〜６程度になり、寄生ｐｎｐ
トランジスタのβは０．０５以下の値とすることが出来
、漏れ電流ＩＬを従来の１０分の１以下に減少せしめ、
またＩ、も従来の５分の１以下に抑えられた。

〔発明の効果〕

以上説明したように本発明は、従来問題となっていた寄
生トランジスタによる基板への漏れ電流Ｉし及びトラン
ジスタの逆動作に起因する逆流入電流ＩＲを大幅に減少
させることができたばかりでなく、ホールの蓄積領域も
数１０分の１に減らせることができたことにより、従来
の半分以下の速度でメモリーチップを動作させることが
できる効果がある。

【図面の簡単な説明】

第１図（ａ）　、　（ｂ）はそれぞれ本発明の半導体記
憶装置の一実施例を示す縦断面図、第２図は従来例を示
す回路図、′ｆＪ３図は第２図の従来例の構造を示す縦
断面図、第４図は第３図は改良した従来例を示す縦断面
図である。 １・・・ｐ型シリコン基板、 ２Ａ、２Ｂ・・・埋込コレクタ層、 ３・・・ｎ型エピタキシャル層、 ４・・・素子分離用溝、 ５・・・絶縁膜、 １０１−・・高濃度ｎ型拡散層、 １０２Ｂ、　１０３８．１０４−ｐ型拡散層、＋００＾
〜ＩＱＯＨ−・・電極配線接続用コンタクト。

Claims (1)

1. 【特許請求の範囲】 １、相互のコレクタとベースとが交差接続された一対の
   第１の縦型ｎｐｎトランジスタと第１の縦型ｎｐｎトラ
   ンジスタのｎ型コレクタ領域及びｐ型ベース領域を各々
   ベース領域及びコレクタ領域とする横型ｐｎｐトランジ
   スタと一から構成されるフリップフロップ回路を単位メ
   モリセルとしたメモリセルアレイ領域と、ボンディング
   パッド領域を含み抵抗、ダイオード、第２の縦型ｎｐｎ
   トランジスタからなる周辺回路領域とで構成される半導
   体記憶装置において、 第１の縦型ｎｐｎトランジスタのベース層の不純物濃度
   を第２の縦型ｎｐｎトランジスタのベース層の不純物濃
   度に比し濃くし、 第１の縦型ｎｐｎトランジスタの第１の埋込コレクタ層
   形成に用いられた第１の不純物の拡散定数が第２の縦型
   ｎｐｎトランジスタの埋込コレクタ層形成に用いられた
   第２の不純物の拡散定数より大とし、 第１の縦型ｎｐｎトランジスタのベース層及び横型ｐｎ
   ｐトランジスタのエミッタ領域が第１の埋込コレクタ層
   に接するように設けられていることを特徴とする半導体
   記憶装置。