Beschreibung
SRAM-Speicherzelle und Verfahren zum Kompensieren eines in die SRAM-Speicherzelle fließenden Leckstroms
Die Erfindung betrifft eine Halbleiter-Speicherzelle, insbesondere eine SRAM-Speicherzelle und ein Verfahren zum Kompensieren eines in die SRAM-Speicherzelle fließenden Leckstroms.
Halbleiter-Speicherzellen wie beispielsweise statische Speicher (SRAM, "Static Random Access Memory") werden in integrierten Schaltungen vielfach angewendet. SRAMs werden sowohl als Einzelbausteine hergestellt als auch zusätzlich zu anderen Bauelementen auf einem Chip integriert . Der Flächenanteil von SRAMs in Mikroprozessoren und in anderen hoch komplexen Logikschaltungen beträgt bis zu 50%. Daher ist ein sorgfältiger Entwurf des SRAMs sowie der Peripherieschaltungen in vielen Anwendungsfällen von großer Bedeutung. Ein SRAM ist ein Schreib-Lese-Speicher mit wahlfreiem Zugriff. Man spricht von einem statischen Speicher, da die elektrisch eingeschriebene Information unbegrenzt gespeichert werden kann, solange die VersorgungsSpannung nicht abgeschaltet wird. Eine bekannte SRAM-Speicherzelle (Fig. 1) weist ein statisches Latch auf, wobei ein statisches Latch die einfachste Form einer bistabi- len Schaltung darstellt und aus zwei kreuzgekoppelten Inver- tern aufgebaut ist. Der erste Inverter weist einen n-Kanal- Transistor Ml und einen p-Kanal-Transistor M3 auf. Der zweite Inverter der Speicherzelle weist einen n-Kanal-Transistor M2 und einen p-Kanal-Transistor M4 auf. Durch die Kreuzkopplung der Inverter wird erreicht, dass der Ausgang eines Inverters den Eingang des anderen Inverters steuert. Die beiden CMOS- Inverter sind über zwei NMOS-Auswahltransistoren M5 und M6 mit komplementären Bitleitungen BL und BLQ elektrisch verbunden. Durch die Verwendung komplementärer Bitleitungen BL und BLQ wird die Zuverlässigkeit erhöht und die Empfindlichkeit gegenüber Schwankungen der Bauteilkenngrößen verringert. Die Auswahltransistoren M5 und M6 sind jeweils mit ihren Gate-
Anschlüssen mit einer ersten Wortleitung WLl elektrisch verbunden. Der Auswahltransistor M5 ist mit einem ersten Speicherknoten Kl der Speicherzelle und der Auswahltransistor M6 ist mit einem zweiten Speicherknoten K2 der Speicherzelle verbunden. Die in Fig. 1 dargestellte SRAM-Speicherzelle wird als sogenannte 6T-Speicherzelle bezeichnet. Wegen der "aktiven Lastelemente" M3 und M4 benötigt dieser Zelltyp nur relativ kurze Zeiten für das Lesen oder Einschreiben von Daten. Eine weitere nicht dargestellte Ausführungsform einer SRAM-Speicherzelle ist die so bezeichnete ^-SRAM-Speicherzelle, bei der die Transistoren M3 und M4 durch passive Lastelemente ersetzt sind. Das vorgeschlagene Konzept kann auch für andere Typen von Speicherzellen eingesetzt werden.
Anhand der in Fig. 2 gezeigten Spannungsverläufe von Signalen die durch die erste Wortleitung WLl und das Bitleitungspaar BL und BLQ fließen, wird die Wirkungsweise der Speicherzelle mit aktiven Lastelementen gemäß Fig. 1 erläutert. Von außen eingeprägte Signale werden in Fig. 2 durch trapezförmige Ver- laufe dargestellt, während die im Allgemeinen schwächeren
Signale der Speicherzelle mit realistischeren Anstiegs- und Abfallzeiten eingezeichnet wurden. Es wird beispielsweise angenommen, dass ein erster logischer Zustand "1" durch hohes Potential an der linken Seite der Speicherzelle im Speicher- knoten Kl definiert ist. Daraus folgt, dass in diesem Zustand der Transistor Ml sperrt. Ein Schreib- oder Lese-Vorgang wird ausgelöst, indem, gesteuert durch die erste Wortleitung WLl, die Transistoren M5 und M6 aktiviert werden. Ein Schreibvorgang wird durchgeführt, indem von Treibern das Signal auf der Bitleitung BL und auf der dazu komplementären Bitleitung BLQ auf die logischen Pegel „0" bzw. „1" gezogen werden. Um einen ersten logischen Zustand "1" in die Speicherzelle einzuschreiben, muss nach der oben angenommenen Definition die komplementäre Bitleitung BLQ einen logischen Zustand "0" auf- weisen.
Allgemein kann gesagt werden, dass derjenige Speicherknoten (Kl oder K2) der Speicherzelle, der auf ein niedriges Potential gebracht werden soll, von außerhalb der Speicherzelle auf eine Spannung kleiner als die Schaltschwelle des gegenü- berliegenden Inverters gebracht werden muss. Der andere Knoten soll oberhalb einer Spannungsschwelle liegen.
Für das oben erwähnte Einschreiben eines logischen Zustands "1", d.h., einen gespeicherten logischen Zustand "0" zu über- schreiben, bedeutet dies, dass der Speicherknoten K2 ein Potential kleiner als die Schaltschwelle des gegenüberliegenden Inverters gebracht werden muss. Während des Schreibvorgangs bilden die Transistoren M6 und M4 einen Spannungsteiler, der entsprechend der obigen Vorschrift dimensioniert werden muss. Der Widerstand des Transistors M4 muss mehrfach größer sein als der Widerstand, der vom Transistor M6 gebildet wird. Der Transistor Ml wird somit gesperrt und der Speicherknoten Kl wird durch die Transistoren M5 und M3 auf höheres Spannungs- potential gezogen. Der Transistor M2 wird dadurch leitend. Die erste Wortleitung WLl kann nun wieder abgeschaltet werden, da der gewünschte Zustand in die Zelle eingeschrieben worden ist.
Um den logischen Zustand "1" auszulesen, werden zunächst die Bitleitungen BL und BLQ auf eine VorladeSpannung vorgeladen.
Die VorladeSpannung wird derart gewählt, dass die Zelle nicht nach vorher beschriebenen Mechanismen ungewollt beschrieben wird. Ist dies der Fall spricht man von einem zerstörungsfreien Lesen. Beim Zugriff auf die Speicherzelle fließt ab- hängig von der Vorladespannung ein Strom über die Transistoren M5 und M3 sowie M6 und M2. Damit jedoch der Speicherzustand der Speicherzelle nicht geändert wird, muss der Speicherknoten K2 auf ein Potential kleiner als die Schaltschwelle des gegenüberliegenden Inverters gebracht werden. Daraus folgt, dass der Widerstand, der vom Transistor M6 gebildet wird, etwa 3 mal so groß sein muss wie der des Transistors
M2. Das Schreiben und Lesen des logischen Zustande "0" in die bzw. aus der Speicherzelle erfolgt entsprechend.
Allgemein kann daher ein Schreibvorgang eines logischen Zu- Stands in die Speicherzelle wie folgt beschrieben werden. Das Bitleitungspaar BL und BLQ wird auf ein hohes Potential vorgeladen (alternativ können diese Bitleitungen auch auf ein niedriges Potential oder auf eine beliebige Referenzspannung vorgeladen werden) . Wird die Wortleitung ausgewählt, werden die mit der Speicherzelle verbundenen Auswahltransistoren angeschaltet. Einer der Speicherknoten der Speicherzelle weist einen Speicherzustand "0" und der andere Speicherknoten einen Speicherzustand "1" auf. Derjenige Speicherknoten, der den niedrigen Speicherzustand "0" aufweist, zieht die mit diesem Speicherknoten verbundene Bitleitung auf ein niedriges Potential (logischen Zustand "0") . Ein nicht dargestellter Leseverstärker beschleunigt das Auslesen und verstärkt den Abfall des Signals auf der mit dem den Speicherzustand "0" aufweisenden Spannungsknoten verbundenen Bitleitung von dem Zustand mit einem hohen Potential auf den Zustand mit einem niedrigen Potential und hält gleichzeitig den hohen Potentialzustand auf der zweiten Bitleitung. Der Leseverstärker beginnt erst dann zu arbeiten bzw. einen Zustand auszulesen, wenn eine bestimmte Spannungsdifferenz zwischen den beiden Bitleitungen BL und BLQ auftritt. Neben der beschriebenen Spannungsverstärkung kann auch direkt der Strom der Speicherzelle verstärkt werden.
Ein Schreibvorgang eines Speicherzustands in eine Speicher- zelle kann allgemein wie folgt durchgeführt werden. Eine der Bitleitungen wird auf ein hohes Potential vorgeladen und die andere Bitleitung des Bitleitungspaares wird auf ein niedriges Potential vorgeladen. Wird die Speicherzelle, in die ein Speicherzustand geschrieben werden soll, über eine Wortlei- tung ausgewählt und entsprechen die Speicherzustände in den beiden Speicherknoten der Speicherzelle den Potentialzuständen auf den Bitleitungen, mit denen der jeweilige Speicher-
knoten der Speicherzelle verbunden ist, dann bleiben die Speicherzustände in den beiden Speicherknoten unverändert. Weisen allerdings die Speicherknoten Speicherzustände auf, die unterschiedlich zu den Potentialen der Bitleitungen sind, mit denen jeweils einer der Speicherknoten verbunden ist, werden die Speicherzustände in den Speicherknoten geändert . Derjenige Speicherknoten, der einen logischen Speicherzustand "1" (hohes Potential) gespeichert hat, wird dadurch auf einen logischen Speicherzustand "0" (niedriges Potential) gezogen. In entsprechender Weise wird der Zustand des anderen Speicherknotens von einem logischen Speicherzustand "0" (niedriges Potential) auf einen logischen Speicherzustand "1" (hohes Potential) gesetzt.
Ein Nachteil bei den bekannten Halbleiter-Speicherzellen, insbesondere bei den SRAM-Speicherzellen, ist die Problematik, dass Leckströme in die Speicherzelle fließen, insbesondere dann, wenn die Speicherzelle eines Speicherzellenfeldes mit mehreren Speicherzellen im nicht-ausgewählten Zustand verbunden ist. Eine Möglichkeit, den Leckstrom so gering wie möglich zu halten, ist dadurch gegeben, die Einsatzspannung der Transistoren der Speicherzelle relativ hoch zu wählen. Daraus resultiert jedoch wiederum der Nachteil, dass das Auslesen bzw. das Einschreiben eines Speicherzustande aus oder in die Speicherzelle langsamer vor sich geht und der Ablauf eines Speichervorgangs wesentlich verschlechtert wird.
Gemäß der Darstellung in Fig. 3 sind meist eine Vielzahl von Speicherzellen Z0 bis ZN mit einem Bitleitungspaar BL und BLQ verbunden. Wird nun der Speicherzustand der Speicherzelle Z0 ausgelesen, so fließt im dargestellten Ausführungsbeispiel in die Zelle ein Strom ic. Der Strom auf der Bitleitung BLQ vermindert sich daher und weist den Wert I-ic auf. Gleichzeitig fließen von der Bitleitung BL Leckströme iLι bis im in die entsprechenden Zellen Zx bis ZN, die jeweils im nicht- ausgewählten Zustand sind. Daraus resultiert ein Gesamtleckstrom iL, wodurch von der Bitleitung BL ein Strom I-ii, in ei-
ne Strombewerterschaltung SBS fließt. Mittels dieser Strombe- werterschaltung SBS bzw. diesem Leseverstärker, wird die Stromdifferenz zwischen den beiden Bitleitungen BL und BLQ bestimmt. Diese Strombewerterschaltungen SBS verwenden diese Stromsignale direkt, um den Speicherzustand in der auszulesenden Speicherzelle zu bestimmen. Spannungsleseverstärker hingegen verwenden die Spannungsdifferenz zwischen den beiden Bitleitungen, die beim Auslesen der ausgewählten Speicherzelle zwischen den beiden Bitleitungen BL und BLQ erzeugt wird. Sowohl die Strombewerterschaltung SBS als auch eine Span- nungsleseverstärkerschaltung bewertet einen ausgelesenen Speicherzustand aus einer Speicherzelle erst dann, wenn zwischen den beiden Bitleitungen eine gewisse Spannungsdifferenz ΔU oder eine gewisse Stromdifferenz Δl auftritt. Wie in Fig. 4 dargestellt, kann der Speicherzustand der ausgelesenen
Speicherzelle Z0 durch die Strombewerterschaltung SBS (Fig. 3) erst dann bewertet werden, wenn zwischen den Bitleitungen BL und BLQ eine Stromdifferenz > Δl auftritt. Würde in Fig. 3 kein Leckstrom iLι bis iN in die nicht -ausgewählten Speicher- zellen Z1 bis ZN fließen, so würde der Strom auf der Bitleitung BL einen konstanten Wert I aufweisen.
Durch das Auslesen der Speicherzelle Z0 fließt der Strom ic in die Speicherzelle Z0 und der Strom auf der Bitleitung BLQ fällt im zeitlichen Verlauf gemäß der oberen Darstellung in
Fig. 4 ab. Zum Zeitpunkt tx wird daher der zum Auslesen durch die Strombewerterschaltung SBS (Fig. 3) benötigte Stromunterschied Δl zwischen den Bitleitungen BL und BLQ erreicht. Da jedoch wie bereits erwähnt in die nicht-ausgewählten Spei- cherzellen Z bis ZN jeweils Leckströme fließen, wird der
Strom auf der Bitleitung BL auf den konstanten Wert I-iL reduziert. Wie im unteren Stromkurvenverlauf in Fig. 4 dargestellt, wird dadurch die Stromdifferenz Δl zwischen den Bitleitungen BL und BLQ erst zu einem späteren Zeitpunkt t2 er- reicht. Dadurch wird das Auslesen eines Speicherzustands wesentlich verlängert, da sich aufgrund des gesamten Leckstroms iL der Zeitpunkt des Auslesebeginns um t2-tι verzögert . Abhän-
gig davon wie viele Speicherzellen zwischen den Bitleitungen BL und BLQ angeordnet sind, und wie hoch die Leckströme sind, die jeweils in die nicht-ausgewählten Speicherzustände fließen, kann es in Extremfällen sogar dazu führen, dass der Ge- samtleckstrom iL genauso groß ist wie der Strom I der ursprünglich durch die Leitungen BL und BLQ fließt. In einem derartigen Zustand ist ein Auslesen eines Speicherzustands einer ausgewählten Speicherzelle nicht mehr möglich, da die für das Auslesen benötigte Stromdifferenz Δl nicht erreicht werden kann. Deshalb ist es besonders wichtig, die Leckströme zu minimieren oder derart zu vermeiden, dass sie für das Auswerten oder das Einschreiben eines Speicherzustands keinen Einfluss mehr haben und einen Schreib-/Lesevorgang nicht verzögern.
Aus der US-Patentschrif 6,181,608 Bl ist eine 6T-SRAM- Speicherzelle und ein Verfahren zum Auslesen dieser Speicherzelle bekannt, mit dem die Leckstromproblematik unterbunden werden soll. Die SRAM-Speicherzelle weist dazu Auswahltran- sistoren auf, die eine niedrigere Einsatzspannung besitzen als die Transistoren der beiden Inverter der SRAM- Speicherzelle. Des Weiteren weist der integrierte Schaltkreis, in dem die SRAM-Speicherzellen angeordnet sind, einen Kontrollschaltkreis zur Kontrolle der Spannungen der Wortlei- tungen auf. Dieser Kontrollschaltkreis ist mit allen Wortleitungen des integrierten Schaltkreises verbunden. Die Signale auf den Wortleitungen werden durch diesen Kontrollschaltkreis derart eingestellt, dass der Leckstrom, welcher in die nicht- aus-gewählten Speicherzellen fließt, minimiert werden soll. Dazu werden die Gate-Anschlüsse der Auswahltransistoren der nicht-ausgewählten Speicherzellen nicht an Massepotential VSs geführt, sondern diese Gate-Anschlüsse der Auswahltransistoren werden "untersteuert", indem durch den Kontrollschaltkreis eine negative Spannung im Bereich von einigen bis eini- gen hundert Millivolt an die Wortleitungen, die mit den nicht-ausgewählten Speicherzellen verbunden sind, angelegt wird. Nachteil dieser Schaltungsanordnung ist es, dass zum
einen eine relativ aufwändige und komplexe Schaltkreisstruktur zur Kontrolle dieser Wortleitungen und deren Signale notwendig ist, und zum anderen das "Untersteuern" der Wortlei- tungen, die mit den nicht ausgewählten Speicherzellen verbunden sind, relativ schwierig ist und nur sehr ungenau durchgeführt werden kann. Die Leckströme, die in die einzelnen nicht-ausgewählten Speicherzellen fließen, können dadurch nicht eliminiert werden und beeinflussen das Auslesen oder das Einschreiben in die Speicherzelle wesentlich.
Des Weiteren ist aus Agawa, K. et al . : "A Bit-Line Leakage Compensation Scheme for Low-Voltage SRAMs" in Digest of Technical Papers, Symposium on VLSI Circuits, S. 70 - 71, Juni 2000, eine Schaltungsanordnung zur Kompensation eines Bitlei- tungs-Leckstroms bekannt. Der von einer Bitleitung in die nicht-ausgewählten Speicherzellen fließende Leckstrom wird während eines Precharge-Zykluses detektiert und durch eine zusätzliche Schaltungsanordnung in dem integrierten Schaltkreis während eines Schreib-/Lesevorgangs kompensiert. Der Leckstrom-Kompensationsschaltkreis ist mit den beiden Bitleitungen eines Bitleitungspaares elektrisch verbunden und zwischen den Speicherzellen und der nachgeschalteten Strombewerterschaltung angeordnet. Die Leckstrom- Kompensationsschaltung weist zwei p-Kanal-Transistoren auf, die in symmetrischer Weise zwischen den Bitleitungen des Bit- leitungspaares angeordnet sind, wobei mit jeweils einem dieser beiden p-Kanal-Transistoren der Leckstrom auf derjenigen Bitleitung detektiert wird, mit der der jeweilige p-Kanal- Transistor verbunden ist. Des Weiteren weist dieser Leck- strom-Kompensationsschaltkreis zwei weitere p-Kanal- Transistoren auf, die ebenfalls in symmetrischer Anordnung zwischen den Bitleitungen des Bitleitungspaares ausgebildet sind. Mittels dieser beiden zusätzlichen p-Kanal-Transistoren wird ein Strom, der betragsmäßig so groß wie der detektierte Leckstrom ist, auf die jeweilige Bitleitung gegeben, um den detektierten Leckstrom zu kompensieren. Diese Kompensation mittels der beiden zusätzlichen p-Kanal-Transistoren erfolgt
während eines Schreib- /Lesevorgangs einer Speicherzelle des Speicherzellenfeldes. Die vier p-Kanal-Transistoren werden derart gesteuert, dass der detektierte Leckstrom in einer Kapazität des Leckstrom-Kompensationsschaltkreises gespeichert wird und der gespeicherte Leckstrom mittels eines Aktivierungssignals zum Aktivieren der zweiten p-Kanal-Transistoren an die Bitleitung fließt. Der Leckstrom wird also zunächst in eine Spannung gewandelt und in einer Kapazität der Leckstrom- Kompensations-schaltung gespeichert. Daraus wird ein Kompen- sationsstrom erzeugt, der an die entsprechende Bitleitung zur Kompensation des Leckstroms angelegt wird. Diese Schaltungs- anordnung zur Leckstrom-Kompensation ist sehr aufwändig und sehr komplex aufgebaut. Ein weiterer Nachteil dieser Anordnung ist die große Kapazität, die benötigt wird, um den Leck- ström zu speichern. Des Weiteren wird durch diese Schaltungsanordnung lediglich der gesamte Leckstrom, also die Summe aller derjenigen Leckströme, die in die nicht-ausgewählten Speicherzellen des Speicherzellenfeldes fließen, detektiert. Mit dieser Kompensationsschaltung ist es nicht möglich, in jeder einzelnen Speicherzelle, in die ein bestimmter Leckstrom fließt, diesen Leckstrom jeweils separat zu kompensieren.
Aus Kawaguchi, H. et al . : "Dynamic Leakage Cut-off Scheme for Low-Voltage SRAMs" in Digest of Technical Papers, Symposium on VLSI Circuits, S. 140 - 141, Juni 1998, ist eine Schaltungsanordnung zur Leckstromreduzierung bekannt, bei der die Vorspannungen der n- und p-Wannenbereiche im Substrat dynamisch auf Versorgungsspannungspotential VDD bzw. entsprechend auf Massepotential Vss der jeweils ausgewählten Speicherzelle geändert werden, während die Vorspannungen der Wannenbereiche der nicht ausgewählten Speicherzellen auf dem jeweiligen Spannungspotential (n-Wannenbereich ungefähr 2 x VDD und p- Wannenbereich ungefähr -VDD) gehalten werden. Dadurch wird die Einsatzspannung der ausgewählten Speicherzelle relativ niedrig und andererseits die Einsatzspannung der nicht-ausgewählten Speicherzellen relativ hoch. Ein wesentlicher Nach-
teil dieser Schaltungsanordnung ist es, dass durch die dynamische Variation der SubstratSpannung der Vorspannungskoeffi- zient des Substrats wesentlich vermindert wird und insbesondere bei neueren Technologien einen entscheidenden Nachteil darstellt.
Daher ist es Aufgabe der Erfindung, eine Schaltung und ein Verfahren zu schaffen, mit dem der Leckstrom einfach und aufwandsarm kompensiert werden kann und die Zeitdauer für einen Schreib-/Lesevorgang nahezu nicht verlängert wird.
Diese Aufgabe wird durch eine Halbleiter-Speicherzelle, welche die Merkmale nach Patentanspruch 1 aufweist, und durch ein Verfahren zum Kompensieren eines in die Halbleiter- Speicherzelle fließenden Leckstroms, welches die Schritte nach Patentanspruch 11 aufweist, gelöst.
Eine erfindungsgemäße Halbleiter-Speicherzelle ist insbesondere als SRAM-Speicherzelle ausgebildet und ist mit mindes- tens einer Datenleitung elektrisch verbunden. Die Halbleiter- Speicherzelle weist zumindest einen Speicherknoten auf. Des Weiteren umfasst die Halbleiter-Speicherzelle zumindest einen Auswahltransistor eines ersten Leitungstyps, welcher mit dem ersten Speicherknoten einer ersten Datenleitung und einer ersten Wortleitung elektrisch verbunden ist. Ein wesentlicher Gedanke der Erfindung ist es, dass die Halbleiter- Speicherzelle Mittel zum Kompensieren eines in die Halbleiter-Speicherzelle fließenden Leckstroms umfasst. Diese Mittel zum Kompensieren des Leckstroms sind derart ausgebildet, dass ein dem Leckstrom entsprechender Strom in die Halbleiter- Speicherzelle fließt. Dadurch kann eine einfach aufgebaute Halbleiter-Speicherzelle aufgebaut werden, mit der der Leckstrom, welcher insbesondere im nicht-ausgewählten Zustand der Speicherzelle in die Halbleiter-Speicherzelle fließt, schnell und aufwandsarm kompensiert werden kann. Unabhängig davon, wie groß dieser Leckstrom ist, wird stets ein dem Leckstrom entsprechender Strom erzeugt, der zusätzlich in die Halblei-
ter-Speicherzelle fließt. Des Weiteren kann durch die erfindungsgemäßen Mittel zum Kompensieren des in die Halbleiter- Speicherzelle fließenden Leckstroms der Leckstrom in jeder einzelnen Halbleiter-Speicherzelle separat kompensiert werden bzw. in seiner Größe ermittelt und als einfach zu ermittelnde Größe beim Auswerten berücksichtigt werden.
In einem besonders vorteilhaften Ausführungsbeispiel sind die Mittel zum Kompensieren des Leckstroms, insbesondere des Leckstroms im nicht-ausgewählten Zustand der Halbleiter- Speicherzelle derart ausgebildet, dass zumindest eine zusätzliche elektrische Verbindung zwischen diesen Mitteln der Halbleiter-Speicherzelle und einer der mit der Halbleiter- Speicherzelle verbundenen Datenleitungen vorhanden ist. Da- durch kann erreicht werden, dass unabhängig von den in den jeweiligen Speicherknoten gespeicherten Speicherzuständen der Halbleiter-Speicherzelle ein dem Leckstrom betragsmäßig gleich großer Strom injiziert wird. Vorteilhaft ist dies insbesondere für die Kompensation eines Leckstroms, welcher im nicht-ausgewählten Zustand der Halbleiter-Speicherzelle in diese Halbleiter-Speicherzelle fließt.
Des Weiteren erweist es sich als vorteilhaft, dass die Mittel zum Kompensieren des Leckstroms mit mindestens einem der Speicherknoten der Halbleiter-Speicherzelle elektrisch verbunden sind. In vorteilhafter Weise sind die Mittel zum Kompensieren des Leckstroms mit der ersten Datenleitung und mit Massepotential verbunden.
In einem vorteilhaften Ausführungsbeispiel weisen die Mittel zum Kompensieren des in die Halbleiter-Speicherzelle fließenden Leckstroms, insbesondere des von der ersten Datenleitung in den ersten Speicherknoten der Halbleiter-Speicherzelle fließenden Leckstroms, einen ersten Transistor eines ersten Leitungstyps auf, welcher mit seinem Source-Anschluss mit der ersten Datenleitung und mit seinem Gate-Anschluss mit Massepotenzial elektrisch verbunden ist. In vorteilhafter Weise
ist dieser erste Transistor mit seinem Drain-Anschluss mit dem zweiten Speicherknoten der Halbleiter-Speicherzelle verbunden und weist stets den geschlossenen bzw. leitenden Zustand auf. Durch diese elektrischen Verbindungen des ersten Transistors der Mittel zum Kompensieren des Leckstroms kann in besonders einfacher Weise erreicht werden, dass abhängig vom Speicherzustand in den Speicherknoten ein dem Leckstrom entsprechender Strom in gleicher Weise in den zweiten Speicherknoten der Halbleiter-Speicherzelle fließen kann, wie ein Leckstrom in den ersten Speicherknoten fließen kann. Dadurch wird insbesondere bei Speicherzellen, die in single-ended Form ausgebildet sind, eine optimierte Ausgestaltung zur Behebung der Leckstromproblematik erreicht.
Die in die nicht-ausgewählten Speicherzellen eines Speicherzellenfeldes mit mehreren Halbleiter-Speicherzellen fließenden Leckströme werden dadurch in effizienter und effektiver Weise kompensiert und das Auslesen oder das Einschreiben eines Speicherzustands aus bzw. in eine ausgewählte Halbleiter- Speicherzelle des Speicherzellenfeldes kann schnell und zuverlässig erfolgen, da ein Schreib-/Lesevorgang in eine ausgewählte Halbleiter-Speicherzelle nicht mehr durch die in die nicht-ausgewählten Halbleiter-Speicherzelle fließenden Leckströme verfälscht bzw. verzögert wird. Der Leckstrom aller an den Datenleitungen angeschlossenen Speicherzellen ist bekannt, so dass die Leckströme der nicht-ausgewählten Speichezellen von einem durch die Datenleitung fließenden Referenzstrom abgezogen werden und dadurch ein bekannter konstanter Wert vorhanden ist. Das Auslesen bzw. Einschreiben eines Speicherzustand in eine ausgewählte Speicherzelle kann daher einfach und sehr genau erfolgen.
In einem weiteren vorteilhaften Ausführungsbeispiel weist die Halbleiter-Speicherzelle einen zweiten Auswahltransistor ei- nes ersten Leitungstyps auf, welcher mit seinem Drain- Anschluss mit dem zweiten Speicherknoten und mit seinem Source-Anschluss mit einer zweiten Datenleitung elektrisch ver-
bunden ist. Es kann vorgesehen sein, dass der zweite Auswahltransistor mit seinem Gate-Anschluss mit der ersten Wortleitung elektrisch verbunden ist. Es kann auch vorgesehen sein, dass der zweite Auswahltransistor mit seinem Gate-Anschluss mit einer zweiten Wortleitung elektrisch verbunden ist. Bevorzugt sind die erste und die zweite Datenleitung als komplementäre Bitleitungen ausgebildet, wodurch im Vergleich zu einer einzigen Datenleitung bzw. Bitleitung die Daten zuverlässiger und mit höherer Geschwindigkeit transferiert werden können.
Eine weitere vorteilhafte Ausgestaltung der Erfindung kennzeichnet sich dadurch, dass die Mittel zum Kompensieren des in die Halbleiter-Speicherzelle fließenden Stroms, insbeson- dere des im nicht-ausgewählten Zustand der Halbleiter-Speicherzelle von der ersten Datenleitung in den ersten Speicherknoten fließenden ersten Leckstroms und/oder des von der zweiten Datenleitung in den zweiten Speicherknoten fließenden zweiten Leckstroms, mit der ersten und der zweiten Datenlei- tung und mit dem ersten und zweiten Speicherknoten der Halbleiter-Speicherzelle elektrisch verbunden sind. Unabhängig davon, welche Leckstromanteile von den beiden Datenleitungen in die Halbleiter-Speicherzelle fließen, kann dadurch eine Kompensation dieser Leckstromanteile in einfacher und zuver- lässiger Weise erreicht werden.
Besonders vorteilhaft ist es, wenn die Mittel zum Kompensieren des in die Halbleiter-Speicherzelle fließenden Leckstroms den ersten Transistor umfassen, welcher mit seinem Drain- Anschluss mit dem zweiten Speicherknoten und mit seinem Source-Anschluss mit der ersten Datenleitung zur Erzeugung einer ersten zusätzlichen elektrischen Verbindung zwischen der Halbleiter-Speicherzelle, insbesondere dem zweiten Speicherknoten, und der ersten Datenleitung elektrisch verbunden ist. Besonders vorteilhaft ist es, wenn die Halbleiter- Speicherzelle bzw. die Mittel zum Kompensieren des Leckstroms des Weiteren einen zweiten Transistor des ersten Leitungstyps
umfassen. Dieser zweite Transistor ist mit seinem Drain- Anschluss mit dem ersten Speicherknoten, mit seinem Source- Anschluss mit der zweiten Datenleitung und mit seinem Gate- Anschluss mit Massepotential zur Erzeugung einer zweiten zu- sätzlichen elektrischen Verbindung zwischen der Halbleiter- Speicherzelle und einer mit der Speicherzelle bereits verbundenen Datenleitung, elektrisch verbunden. Dadurch können die über die Datenleitungen und die Auswahltransistoren in die damit verbundenen Speicherknoten fließenden Leckströme schnell und sehr genau kompensiert werden, da durch die erste und die zweite zusätzliche elektrische Verbindung den Leckströmen entsprechende Ströme von den jeweils komplementären Datenleitungen in die Halbleiter-Speicherzelle fließen. Aufgrund dieser symmetrischen Anordnung der Mittel zum Kompen- sieren des Leckstroms bzw. der Leckstromanteile fließt auf den mit der Speicherzelle verbundenen Datenleitungen stets ein gleich großer, dem Leckstrom entsprechender Strom, in die Speicherzelle. Dies trifft insbesondere bei einer differen- tiellen Ausführungsform der Halbleiter-Speicherzelle zu.
In besonders bevorzugter Weise ist die Halbleiterspeicherzelle als 6T-SRAM-Speicherzelle ausgebildet und weist einen ersten und einen zweiten Inverter auf, wobei jeder dieser beiden Inverter einen Transistor eines ersten und einen Transistor eines zweiten Leitungstyps umfasst und die beiden Inverter zwischen dem ersten und dem zweiten Speicherknoten kreuzgekoppelt sind. Die beiden Transistoren des ersten Inverters sind mit dem ersten Speicherknoten und die beiden Transistoren des zweiten Inverters sind mit dem zweiten Speicherknoten der Halbleiter-Speicherzelle elektrisch verbunden. Es kann auch vorgesehen sein, die Halbleiter-Speicherzelle als 4T- SRAM-Speicherzelle auszuführen.
Allgemein kann gesagt werden, dass das erfindungsgemäße Spei- cherzellen-Konzept nicht auf SRAM-Speicherzellen beschränkt ist, sondern für alle Halbleiter-Speicherzellen möglich ist, die lediglich einen Auswahltransistor und zwei Speicherknoten
aufweisen. Ebenso ist es möglich, dass das erfindungsgemäße Speicherzellen Konzept auf Halbleiter-Speicherzellen mit mindestens zwei Auswahltransistoren und einem Speicherknoten angewandt wird.
Bei einem erfindungsgemäßen Verfahren zum Kompensieren eines in die Halbleiter-Speicherzelle fließenden Leckstroms, insbesondere eines im nicht-ausgewählten Zustand der Halbleiter- Speicherzelle in die Speicherzelle fließenden Leckstroms, wird als wesentlicher Gedanke der Erfindung eine erste zusätzliche elektrische Verbindung zwischen der Halbleiter- Speicherzelle und einer bereits mit der Halbleiter- Speicherzelle elektrisch verbundenen Datenleitung erzeugt.
In vorteilhafter Weise wird die erste zusätzliche elektrische Verbindung zwischen der Halbleiter-Speicherzelle und der mit der Halbleiter-Speicherzelle elektrisch verbundenen Datenleitung mittels eines Transistors erzeugt, der stets im geschlossenen bzw. leitenden Zustand betrieben wird.
Bevorzugt wird ein erster Auswahltransistor der Halbleiter- Speicherzelle mit einer ersten Datenleitung und einem ersten Speicherknoten der Halbleiter-Speicherzelle verbunden und der erste Transistor mit der ersten Datenleitung und einem zwei- ten Speicherknoten der Halbleiter-Speicherzelle elektrisch verbunden .
Vorteilhafter Weise wird eine zweite zusätzliche elektrische Verbindung zwischen der Halbleiter-Speicherzelle und einer der mit der Halbleiter-Speicherzelle elektrisch verbundenen Datenleitungen ausgebildet, wobei die erste zusätzliche e- lektrische Verbindung zu einer ersten und die zweite zusätzliche elektrische Verbindung zu einer zweiten Datenleitung erzeugt wird.
Es kann vorgesehen sein, dass die zweite zusätzliche elektrische Verbindung zwischen der Halbleiter-Speicherzelle und der
mit der Halbleiter-Speicherzelle verbundenen zweiten Datenleitung mittels eines zweiten Transistors erzeugt wird, der stets im geschlossenen Zustand betrieben wird.
Bevorzugt wird ein zweiter Auswahltransistor der Halbleiter- Speicherzelle mit der zweiten Datenleitung und einem zweiten Speicherknoten der Halbleiter-Speicherzelle elektrisch verbunden und der zweite Transistor mit der zweiten Datenleitung und einem ersten Speicherknoten der Halbleiter-Speicherzelle elektrisch verbunden.
Vorteilhaft ist es, wenn die von der ersten und/oder zweiten Datenleitung in den ersten bzw. zweiten Speicherknoten fließenden Leckströme dadurch kompensiert werden, dass über die zweite bzw. erste zusätzliche elektrische Verbindung ein den Leckströmen jeweils entsprechender Strom von der zweiten bzw. ersten Datenleitung in den ersten bzw. zweiten Speicherknoten fließt.
Mehrere Ausführungsbeispiele der Erfindung werden anhand von schematischen Zeichnungen nachfolgend näher erläutert. Es zeigen:
Fig. 1 eine aus dem Stand der Technik bekannte 6T-SRAM- Speicherzelle;
Fig. 2 einen Signalverlauf auf einer Wortleitung und zwei komplementären Bitleitungen einer bekannten Speicherzelle gemäß Fig. 1 bei Schreib-/Lesevorgängen von lo- gischen Zuständen in bzw. aus der SRAM-Speicherzelle;
Fig. 3 eine aus dem Stand der Technik bekannte Anordnung von mehreren Speicherzellen in einem Speicherzellenfeld;
Fig. 4 eine Darstellung einer zeitlichen Verzögerung beim
Auslesen eines Speicherzustands aus einer Speicherzelle bei Auftreten von Leckströmen;
Fig. 5 ein erstes Ausführungsbeispiel einer erfindungsgemäßen Halbleiter-Speicherzelle;
Fig. 6 ein zweites Ausführungsbeispiel einer erfindungsgemäßen Halbleiter-Speicherzelle; und
Fig. 7 ein drittes Ausführungsbeispiel einer erfindungsgemäßen Halbleiter-Speicherzelle.
In allen Figuren werden gleiche oder funktionsgleiche Elemente mit den selben Bezugszeichen versehen.
In einem ersten Ausführungsbeispiel ist die Halbleiter-Spei- cherzelle (Fig. 5) als SRAM-Speicherzelle ausgeführt und weist zwei kreuzgekoppelte Inverter auf, die mit Versorgungs- spannungspotential VDD und Massepotential Vss verbunden sind. Der erste Inverter weist einen n-Kanal-Transistor Ml und einen p-Kanal-Transistor M3 auf. Der zweite Inverter umfasst einen n-Kanal-Transistor M2 und einen p-Kanal-Transistor M4. Zwischen den beiden Transistoren Ml und M3 ist ein erster Speicherknoten Kl und zwischen den Transistoren M2 und M4 ist ein zweiter Speicherknoten K2 der SRAM-Speicherzelle angeordnet. Ein Auswahltransistor M5 ist mit seinem Drain-Anschluss mit dem ersten Speicherknoten Kl, mit seinem Source-Anschluss mit einer ersten Bitleitung BL und mit seinem Gate-Anschluss mit einer ersten Wortleitung WLl verbunden. Des Weiteren weist die SRAM-Speicherzelle einen n-Kanal-Transistor M7 auf, der mit seinem Drain-Anschluss mit dem zweiten Speicherknoten K2 und dem Source-Anschluss des Transistor M2 , mit seinem
Source-Anschluss mit der ersten Bitleitung BL und mit seinem Gate-Anschluss mit Massepotential Vss elektrisch verbunden ist. Mittels dieses Transistors M7, welcher sich stets im geschlossenen Zustand befindet, wird eine erste zusätzliche e- lektrische Verbindung zwischen der ersten Bitleitung BL und dem zweiten Speicherknoten K2 der SRAM-Speicherzelle erzeugt. Im nicht-ausgewählten Zustand der in Fig. 5 dargestellten
Speicherzelle (Wortleitung WLl auf niedrigem Potential) sperrt der Auswahltransistor M5. Die Bitleitung BL wird mit einem bekannten Referenzstrom IREF beaufschlagt . Abhängig davon, welche Speicherzustände in den Speicherknoten Kl und K2 gespeichert sind, fließt ein größerer oder kleinerer Leckstrom in die Halbleiter-Speicherzelle.
Beispielsweise sei im Speicherknoten Kl ein logischer Zustand „0" und im Speicherknoten K2 ein logischer Zustand „1" ge- speichert. Daher fließt ein großer Leckstrom von der Bitleitung BL über den Auswahltransistor M5 in den Speicherknoten Kl (groß im Vergleich zum Leckstrom, der bei einem im Speicherknoten Kl gespeicherten logischen Zustand „1" in den Speicherknoten fließen würde) und über den Transistor Ml ab.
Wäre im Speicherknoten K2 ein logischer Zustand „0" gespeichert, so würde ein Leckstrom von der Bitleitung BL über den leitenden Transistor M7 in den Speicherknoten K2 und über den geschlossenen Transistor M2 abfließen. Unabhängig davon wel- eher logische Zustand in den Speicherknoten Kl und K2 gespeichert sind, fließt somit in jede nicht-ausgewählte Speicherzelle, die an der Bitleitung BL hängt, ein dem Leckstrom entsprechender Strom. Da die Anzahl dieser nicht-ausgewählten Speicherzellen bekannt ist, ist auch der damit einhergehende Leckstrom, der in jede dieser Zellen fließt, bekannt. Dieser bekannte gesamte Leckstrom kann als konstante Größe behandelt werden, die von dem Referenzstrom IREF für die Auswertung eines Speicherzustands einer ausgewählten Speicherzelle, die an dieser Bitleitung BL hängt, abgezogen wird. Durch die Tran- sistoren M5 und insbesondere M7 wird daher unabhängig von den
Speicherzuständen in den Speicherknoten Kl und K2 stets ein dem Leckstrom entsprechender Strom erzeugt, der im nicht- ausgewählten Zustand der Speicherzelle in diese hinein fließt und damit den Leckstrom quasi kompensiert, indem er in jeder Zelle erzeugt wird und somit als bekannte Größe bei der weiteren Auswertung behandelt werden kann. Als Kompensieren wird daher in diesem Ausführungsbeispiel dass Fließen eines dem
Leckstrom betragsmäßig gleichgroßen Stroms in die Speicherzelle über die Transistoren M5 bzw. M7 verstanden.
Das in Fig. 5 dargestellte Ausführungsbeispiel der SRAM- Speicherzelle kann für single-ended Schreib- und Lesevorgänge verwendet werden. Wird in einem Speicherzellenfeld mit zumindest zwei gemäß Fig. 5 ausgebildeten SRAM-Speicherzellen, eine dieser beiden SRAM-Speicherzellen für einen Schreib- /Lesevorgang ausgewählt, kann deren Speicherzustand über die erste Bitleitung BL ausgelesen oder ein Speicherzustand eingeschrieben werden.
In einem zweiten Ausführungsbeispiel ist die SRAM-Speicherzelle gemäß der SRAM-Speicherzelle in Fig. 5 aufgebaut und weist zusätzlich einen zweiten Auswahltransistor M6 auf, der mit seinem Drain-Anschluss mit dem zweiten Speicherknoten K2 , mit seinem Source-Anschluss mit einer zweiten, zur ersten Bitleitung komplementären Bitleitung BLQ und mit seinem Gate- Anschluss mit einer zweiten Wortleitung WL2 elektrisch ver- bunden ist. Dieses Ausführungsbeispiel der erfindungsgemäßen SRAM-Speicherzelle weist als Kernzelle eine 6T-SRAM-Speicherzelle auf. Dieses Ausführungsbeispiel der SRAM-Speicherzelle kann für single-ended Lesevorgänge und für differentielle Schreibvorgänge verwendet werden. Für Schreibvorgänge ist nur die erste Wortleitung WLl auf hohes Potential gelegt, für
Schreibvorgänge sind beide Wortleitung WLl und WL2 auf hohes Potential gelegt.
In einem dritten Ausführungsbeispiel einer erfindungsgemäßen Halbleiter-Speicherzelle ist zusätzlich zu der in Fig. 2 dargestellten SRAM-Speicherzelle ein n-Kanal-Transistor M8 angeordnet, der mit seinem Drain-Anschluss mit dem ersten Speicherknoten Kl, mit seinem Source-Anschluss mit der zweiten Bitleitung BLQ und mit seinem Gate-Anschluss mit Massepoten- tial VSs elektrisch verbunden ist. Dadurch ist eine zweite zusätzliche elektrische Verbindung zwischen der Halbleiter- Speicherzelle und einer mit der Halbleiter-Speicherzelle ver-
bundenen Datenleitung bzw. Bitleitung BLQ ausgebildet. Die Bitleitung BL ist über die Transistoren M5 und M7 sowohl mit dem ersten als auch mit dem zweiten Speicherknoten elektrisch verbunden, ebenso ist die Bitleitung BLQ über die Transisto- ren M6 und M8 mit den beiden Speicherknoten Kl und K2 verbunden. Darüber hinaus ist in diesem Ausführungsbeispiel der zweite Auswahltransistor M6 nicht mit einer zweiten Wortleitung WL2 sondern mit der ersten Wortleitung WLl, mit der auch der erste Auswahltransistor M5 verbunden ist, elektrisch ver- bunden.
Befindet sich diese in Fig. 7 dargestellte SRAM-Speicherzelle im nicht-ausgewählten Zustand und ist beispielsweise im Speicherknoten Kl ein logischer Zustand „0" gespeichert, fließt von der ersten Bitleitung BL über den ersten Auswahltransistor M5 ein verhältnismäßig großer erster Leckstrom in den ersten Speicherknoten Kl und über den geschlossenen Transistor Ml nach Masse ab. Gleichzeitig wird der mit dem Transistor Ml und der Bitleitung BLQ verbundene Transistor M8 auf das durch den Leckstrom geänderte Potential des Knotens, an dem die Transistor Ml und M8 hängen, gezogen. Dadurch wird ein den in den Knoten Kl fließender Leckstrom entsprechender Strom generiert, der von der Bitleitung BLQ über den Transistor M8 und den Transistor Ml nach Masse abfließt. Von beiden Bitleitungen BL und BLQ fließt daher ein im wesentlichen gleicher Strom in die Halbleiter-Speicherzelle. Ein geringerer Leckstrom fließt von der Bitleitung BLQ in den Speicherknoten K2 , in dem der logische Zustand „1" gespeichert ist, wobei dieser Leckstrom im Vergleich zum Leckstrom der in den Speicherknoten Kl, in dem der logische Zustand „0" gespeichert ist, vernachlässigbar ist. In analoger Weise ist der Ablauf, wenn im Speicherknoten K2 ein logischer Zustand „0" gespeichert wäre. Beim Auslesen eines Speicherzustands einer ausgewählten Speicherzelle, die an den Bitleitungen BL und BLQ hängt, fließt daher von beiden Bitleitungen ein im wesentlichen gleicher Strom in diese nicht-ausgewählten Speicherzellen, wodurch das Auswerten durch Stromdifferenzbildung
zwischen den beiden Bitleitungen nicht verfälscht oder verzögert wird.
Für alle dargestellten Ausführungsbeispiele der erfindungsge- mäßen SRAM-Speicherzellen ist es vorteilhaft, wenn zum Auslesen einer derartigen erfindungsgemäßen SRAM-Speicherzelle in einem Speicherzellenfeld mit jeweils mehreren gleichartig aufgebauten SRAM-Speicherzellen Stromleseverstärker verwendet werden, deren Verzögerung in vorteilhafter Weise gering ab- hängig oder unabhängig von der Kapazität der Bitleitung BL und BLQ sind. Derartige Stromleseverstärker sind beispielsweise aus Seevinck, E. et al . : "Current-Mode Techniques for High-Speed VLSI Circuits with Application to Current Sense Ampflifier for CMOS SRAM's" in IEEE Journal of Solid-State Circuits, vol. 26, No. 4, S. 525 - 536, April 1991, bekannt.
In besonders vorteilhafter Weise kann durch die Erfindung der störende Einfluss des Leckstroms beim Auswerten von Speicherzuständen in Speicherzellen, insbesondere SRAM-Speicherzellen bzw. das Durchführen von Schreib-/Lesevorgängen von Speicherzuständen in bzw. aus einer Halbleiter-Speicherzelle verhindert werden. Durch die Erfindung wird ein auftretender Leckstrom nicht unterdrückt oder reduziert, sondern vielmehr wird ein dem Leckstrom entsprechender Kompensationsstrom erzeugt, der in die Halbleiter-Speicherzelle fließt und größenmäßig dem Leckstrom entspricht. Durch die Erfindung wird somit in jeder einzelnen Halbleiter-Speicherzelle eines Speicherzellenfeldes eine jeweils separate Kompensation des in die jeweilige Halbleiter-Speicherzelle fließenden Leckstroms er- reicht. Bei der Erfindung ist es unerheblich, wie groß der Leckstrom ist, der in die jeweilige nicht ausgewählte Speicherzelle fließt, denn durch die einfache und effiziente Schaltungsanordnung wird in jeder einzelnen Speicherzelle ein dem Leckstrom entsprechender Strom generiert . Die in den Speicherknoten der Speicherzelle gespeicherten logischen Zustände können daher gelesen bzw. eingeschrieben/überschrieben werden, ohne dass eine zeitliche Verzögerung aufgrund von
Leckströmen die zu einer nicht ausreichenden Detektion bzw. einer Ungenauigkeit in der Detektion einer nachgeschalteten Strombewerterschaltung auftritt . Der Leckstrom wird somit nicht unterdrückt, sondern es wird ein dem Leckstrom entspre- chender Kompensationsstrom erzeugt, der in die Halbleiter- Speicherzelle fließt und in beiden Speicherknoten, also auf beiden Seiten der Speicherzelle, einen konstanten zusätzlichen Strom generiert (bei differentieller Ausführungsform) , wodurch erreicht wird, dass der Absolutwert des in die ausge- wählte Speicherzelle fließenden Stroms ic in voller Größe für die Auswertung zur Verfügung steht . Somit wird der beim Auswerten eines Speicherzustands über eine Bitleitung oder über zwei komplementäre Bitleitungen detektierte Strom nicht durch den Leckstrom der nicht ausgewählten Speicherzellen ver- fälscht bzw. reduziert. Der Leckstrom wird kompensiert und damit bei differentiellen Auswertungen bzw. differentiell ausgeführten Schaltungsanordnungen als zusätzliches bekanntes Signal auf den Datenleitungen beaufschlagt oder bei single- ended Auswertungen bzw. single-ended Schaltungsanordnungen als konstante Größe in der Auswertung detektiert.