CN1717747A - 静态随机存取内存存储单元及补偿其漏损电流的方法 - Google Patents
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Abstract
一种SRAM存储单元具有至少一存储节点(K1，K2)以及与所述存储节点(K1，K2)、一第一位线(BL)以及一第一字符线(WL1)电连接的至少一选择晶体管(M5)。此外，所述SRAM存储单元具有用以补偿流入所述SRAM存储单元的一漏损电流的装置(M7，M8)，所述装置(M7，M8)是设计为对应于所述漏损电流的一电流是流入所述SRAM存储单元。在一个较佳实施例中，所述装置是形成作为与所述第一位线(BL)及所述第二存储节点(K2)电连接的晶体管(M7)，而所述第一存储节点(K1)则是与所述选择晶体管(M5)连接。
Description
本发明是关于一种半导体存储单元，尤其是关于一种SRAM存储单元，以及一种用以补偿流入SRAM存储单元之漏损电流的方法。
半导体胞元，举例来说，像是静态内存(SRAM、静态随机存取内存)，在集成电路中很多地方都会用到。SRAMs通常是制造成个别模块，亦可与其它组件整合成一个芯片，在微处理器以及其它高度复杂逻辑电路中，SRAMs所占用区域的比例可高达50％，因此，小心的设计SRAM以及周边电路在很多应用上就变得相当重要。SRAM是可随机存取的可擦写内存，会使用「静态内存」这个名词，是因为藉由电子式存写的信息，只要供应电压尚未关闭时，便可以毫无限制的储存。一种习知SRAM的存储单元(图1)具有静态闩、静态闩系为一种双稳定态电路的最简单型式，且系由两个反相器交互耦合所构成，第一个反相器具有一n-信道晶体管M1以及一P-信道晶体管M3，该存储单元之第二个反相器具有一n-信道晶体管M2以及一P-信道晶体管M4，藉由该反相器交叉耦合可达成一反相器的输出控制另一个反相器输入的效果，这两个CMOS反相器系经由两个NMOS选择晶体管M5和M6，电连接于补偿位线BL及BLQ，该补偿位线BL和BLQ的使用能增加关于装置特征参数波动的稳定度并减少其敏感度。该选择晶体管M5和M6各系藉由其闸极终端电连接至一第一字符线WL1，该选择晶体管M5系电连接至该存储单元之一第一内存节点K1，而该选择晶体管M6系电连接至该存储单元之一第二内存节点K2。图1所示之SRAM存储单元系参照所谓的6T存储单元，由于「主动负载组件」M3和M4，这种存储单元的型式相对地仅需要较短的资料读取和存写时间，该SRAM存储单元之另一实施例即为所谓的4T SRAM存储单元，其中该晶体管M3和M4系由一被动负载组件所取代，此种观念亦可用于其它型式的存储单元。
根据图1，具有「主动负载组件」之存储单元之运作方法，其系基于图2所示信号之电压图表来解释，该信号流通该第一字符线WL1以及该位线对BL和BLQ。外部印记信号系以图2之梯形图表表示，同时该存储单元之一般较弱信号以更逼真的升降时间来描绘，举例来说，假设一第一逻辑状态「1」系由在该内存节点K1内，在该存储单元之左手侧之高度势能所定义，根据此，该晶体管M1会在此状态中关闭。一读写或存写的运作会由该晶体管M5所开始，而M6则在该第一位线WL1的控制下激活。存写运作的发生系由驱动程序将在该位线BL上及该位线BLQ上的信号拉出，其中该两线信号系互补，其逻辑等级分别为「0」和「1」，为了存写一第一逻辑状态「1」至该存储单元，根据上面假设之定义，该互补位线BLQ必须具有一逻辑状态「0」。
一般来说，该存储单元之内存节点(K1或K2)，其系倾向被带至低势能，必须被带至比对立的反用换流器之切换阈值还低之电压，其它节点的电压则倾向被置于高于电压阈值之处。
关于上述在一逻辑状态「1」存写方面，亦即覆盖一储存之逻辑状态「0」，这表示该内存节点K2必须被带至一势能低于该对立反用换流器之切换阈值。在存写期间，来自一电压分配器之该晶体管M6及M4，其必须根据上述的标准切割。该晶体管M4之电阻必须比由该晶体管M6之电阻大上数倍，该晶体管M1系因此关闭，且该内存节点K1系被晶体管M5和M3拉到较高的电压势能，该晶体管M2因此打开，该第一字符线WL1能接着再度接通电流，因为所需状态已经被存写该内存中。
为了读取该逻辑状态「1」，首先该位线BL及BLQ系预充电至一预充电电压，该预充电电压系以一方法选择，其系胞元并未根据上述机制非故意地被存写，如系如此，则此使用方式称为非破坏性读取。在存取该存储单元之事件中，一电流会流经该晶体管M5和M3，且亦会流过M6和M2，端视该预充电电压而定。然而，为了使该存储单元之该内存状态并未改变，该内存节点K2必须带至一势能低于该对立反用换流器之该切换阈值，依此方式，该晶体管M6之电阻就必须约三倍大于该晶体管M2之电阻，从该存储单元存写该逻辑状态「0」，以及由该存储单元读取该逻辑状态「0」，系由一对应的方式所影响。
一般来说，存写一逻辑状态置该存储单元之运作因此可如下文描述。该位线对BL及BLQ系预充电至一高势能(或是可充电至一低势能或是一任意参考电压)，如果选择该字符线，连接至该存储单元之该选择晶体管便会开启，该存储单元之该内存节点之一具有一内存状态「0」，且其它内存节点具有一内存状态「1」，具有低内存状态「0」之该内存节点会将连接至该内存节点之该位线拉至一低势能(逻辑状态「0」)，一感应放大器(图上未示)会加速该读取，且放大连接至具有该内存状态「0」之该电压节点之该信号之下降，其系由具有高势能之状态至具有低势能之状态，且同时维持该第二位线之该高势能状态。该感应放大器仅当一特定电压差发生于两位线BL和BLQ之间时，才会开始运作或读取一状态。除了所描述之该电压放大之外，该存储单元之该电流亦能直接地被放大。
存写一内存状态至一存储单元之运作系如下完成。该位线之一系充电至一高电压，且其它位线对之位线系充电至一低电压，如果经由字符线选择一内存状态倾向于存写之存储单元，且如果在该存储单元之该两内存节点中之该内存状态，对应于存储单元之个别内存节点所连接之该位线之该势能状态，则在该两内存节点中之该内存状态将维持不变。然而，如果该内存节点具有不同于存储单元之个别内存节点所连接之该位线之势能之内存状态，则在该内存节点中之该内存状态便会改变。已经储存一逻辑内存状态「1」(高势能)之内存节点，便会藉此拉至一逻辑状态「0」(低势能)，以一对应方法，其它内存节点之状态便会由一逻辑内存状态「0」(低势能)设定成一逻辑内存状态「1」(高势能)。
已知半导体存储单元的一项缺点，尤其是SRAM存储单元之缺点，辨识漏损电流流入该存储单元之区域，尤其是当一存储单元数组之该存储单元，连接至复数个在非选择状态的存储单元时。一种将漏损电流维持的越低越好的可能方式，便是藉由选择相对高的存储单元之晶体管之阈值电压来达成，然而，此方法会导致另一个缺点，亦即从一存储单元读取一内存状态，或是将一内存状态存写一存储单元，处理会更加缓慢，且内存之运作序列也会明显地受损。
根据图3所示，一多重性存储单元Zo和Zn系连接至一位线对BL和BLQ，如果该存储单元Z-o之内存状态系接着被读取，则一电流ic会流入实施例说明之该胞元，在位线BLQ上之电流因此减少，并且具有值I-ic，同时，该漏损电流iL1至iLN会从该位线BL流入对应的胞元Zl至ZN，其系皆为非选择状态。这将导致一整体电流iL，藉此一电流I-iL便由该位线BL流入一电流评估电路SBS，在两位线BL及BLQ之间之电流差系由此电流评估电路SBS或该感应放大器所决定，此电流评估电路SB直接使用此电流信号以判定该存储单元之内存状态被读取。相对地，电压感应放大器则使用介于两位线BL和BLQ之间的电压差来决定，其系藉由读取两位线BL及BLQ之间之所选存储单元来产生。电流评估电路SBS以及电压感应放大电路，两者仅在当一特定电压差Δu或是一特定电流差ΔI发生在两位线之间时，评估由一存储单元之一内存状态。如同图4所示，该存储单元Zo之该内存状态读取可由该内存评估电路SBS评估(图3)，其系仅当一电流差大于等于ΔI发生于两位线BL和BLQ之间时，在图3中，如果没有漏损电流iLl至iLN流入该非选择状态之存储单元Zo至Zn，则该位线BL之电流将就有一常数值I。
由于该内存Zo之读取，该电流ic会流入该存储单元Zo，以及该位线BLQ上之电流，便会落在图4上方所示之时间图表中。该位线BL及BLQ之间之电流差ΔI，其系需要由该电流评估电路SBS读取(图3)，便因此于t1时达到，然而，因为漏损电流流入该非选择状态Z1至Zn，如同已经描述过的，在该位线BL之电流便会减少至常数值I-i-L。如同图4下方之电流曲线图表所示，介于该位线BL及BLQ之间之该电流差ΔI在t2时之前并不会到达，因此一内存状态之读取会明显地拖长，由于总漏损电流iL，在开始读取那刻由t2-t1所延迟。
依据有多少存储单元排列在该位线BL和BLQ之间，以及漏损电流流入非选择内存状态之强度，在极端的情形下，甚至有可能出现漏损电流iL达到跟原本流过该位线BL和BLQ之电流I一样大的结果，在此种状态下，就不可能从一所选之存储单元中读取一内存状态，因为永远不可能达到读取所需要的该电流差ΔI。因此，将漏损电流最小化或是避免之，使其对于评估不再有任何影响，且不会延迟存写/读取运作就更显重要。
美国专利案6,181,608 B1揭露一种6T SRAM存储单元，以及一种读取该种存储单元之方法，其可防止漏损电流之问题区域。为了达成此目的，该SRAM存储单元具有选择晶体管，其系具有比该SRAM存储单元之两反相换流器之晶体管还低的电压阈值，除此之外，该集成电路中，该SRAM存储单元系配置以具有一控制电路，用以控制该字符线之电压，该控制电路连接至所有该集成电路之字符线。在该字符线上之信号系由该控制电路所设定，其中该漏损电流流入该非选择性存储单元倾向于最小化。为了达成此目的，该非选择存储单元之该选择晶体管之闸极终端并未连接至地势能Vss，更确切地说，该选择晶体管之该闸极终端系为「低于驱动」，其系藉由该控制电路施加一范围在数个至数百毫伏特之负电压，在连接至该非选择存储单元之该字符线上。此电路装置之缺点在于，一方面在于其用以控制该字符线及其上信号相对的成本及电路结构复杂度，另一方面在于该连接至该非选择存储单元之字符线之「低于驱动」状态，相对较困难，且无法精确地执行。因此，流入该个别非选择存储单元之漏损电流并不能被消除，且明显地会影响从该存储单元读取或存写该存储单元。
除此之外，在Digest of Technical Papers，symposium on VLSICircuits，pp.70-71，June 2000中，Agawa，K.et al所发表之「低电压SRAMs之位线漏损电流补偿机制」，其揭露一用以补偿一漏损电流之电路配置。由一位线流入该非选择存储单元之该漏损电流系在一预充电循环时期侦测，且藉由一在该集成电路之一额外电路配置，在读/写的期间做出补偿。该漏损电流补偿电路系电连接至一位线对之该两位线，且系配置在该存储单元及该连至下行串流之电流评估电路之间，该漏损电流补偿电路具有两个p信道晶体管，其系对称配置在该位元线对之位线之间，两个p信道晶体管分别用以侦测p信道晶体管各自所连接之位线上之漏损电流。除此之外，该漏损电流补偿电路更包含两个p信道晶体管，其同样地对称配置于该位元线对之位线之间，藉由此两个额外的p信道晶体管，具有与侦测漏损电流相同强度的电流会流通该各自位线，以便补偿该侦测的漏损电流，藉由两额外的p信道晶体管之补偿会在该存储单元数组之一存储单元之读/写运作时发生影响。该四个信道晶体管之控制系藉由该侦测漏损电流储存于该漏损电流补偿电路之一电容，且该储存漏损电流藉由用以激活该第二p信道晶体管之激活信号流经该位线。该漏损电流系因此先转换成一电压，并储存在该漏损电流补偿电路之电容中，一补偿电容便由此产生且施加在对应的位线，用以补偿该漏损电流。该漏损电流补偿之电路配置结构非常耗成本且非常复杂，此配置的另一个缺点在于，需要储存该漏损电流之大电容，除此之外，此电路配置仅侦测该总漏损电流，亦即所有流入非选择存储单元漏损电流之总漏损电流。此补偿电路并不能分别为一特定漏损电流流入个别存储单元，来补偿每一漏损电流。
在Digest of Technical Papers，symposium on VLSI Circuits，pp.140-141，June 1998中，Kawaguchi，H.et al所发表之「低电压SRAMs之动态漏损切断机制」揭露一种减低漏损电流之电路配置，其中在该基板中之n-型及p-型良好区域之偏压系动态改变，以供应电压势能VDD及对应该个别所选存储单元之地势能VSS，同时该非选择存储单元之良好区域之偏压系维持在个别电压势能上(n型良好区域约为2x V-DD，而p型良好区域约为-VDD)，因此该所选存储单元之该电压阈值会相对地变低，且另一方面，该非选择存储单元之电压阈值就会相对变高。此电路配置的一个明显缺点在于，该基板之偏压系数会因为该基板电压之动态变化而降低，且在现今的科技中，这尤其会是一个显著地缺点。
因此，本发明系提供一种电路及方法，其中该漏损电流可用一种简单且低花费之方式补偿，而且在存写/读写运作时间几乎不会延长。
本发明之达成系藉由一半导体存储单元，其具有根据权利要求1之特征，以及一种用以补偿流入该半导体存储单元之漏损电流之方法，其步骤系如权利要求11。
根据本发明的一半导体存储单元乃特别地被设计如同一静态随机存取内存(SRAM)存储单元，并且电连接到至少一数据线。所述半导体存储单元具有至少一存储节点。再者，所述半导体存储单元包含至少一第一传导型式的选择晶体管，其电连接到一第一数据线与一第一字符线的所述第一存储节点。本发明的一基本的概念在于所述半导体存储单元包含一用以补偿流入所述内存单元的一漏损电流的装置。以一对应于漏损电流的电流流入所述内存单元这样的方式，来设计所述用以补偿所述漏损电流的装置。导致以一个简单的方式建构一半导体存储单元是可能的，且藉由这样的方式，可以快速且低花费地进行所述流入内存单元的漏损电流，特别是在非经选择状态下的所述内存单元的补偿。无关于所述漏损电流的大小，总是产生一对应于所述漏损电流的电流，并且同时流入所述半导体存储单元中。再者，透过本发明的该用以补偿所述漏损电流流入所述半导体存储单元中的装置，可分别地或是依照其大小来决定后对各个所述半导体存储单元中所述漏损电流进行补偿，且其可以当成是一可以简单方式决定的变动值来考量。
在一特别有利的实施例中，所述用以补偿所述漏损电流的装置，特别地是指在非经选择状态下所述内存单元的所述漏损电流，所述装置以至少一额外电流传导存在于这个所述内存单元的装置，与连接到所述内存单元的数据线中的一数据线之间这样的一个方式下被设计。藉由这样可以达到的是，无关于所述内存单元的，记忆状态地引入一在大小相等于所述漏损电流的电流，其储存在所述对应的存储节点中。这样对于流入所述在非经选择状态下的半导体存储单元的一漏损电流的补偿是特别地有利。
此外，其已证实对于用以补偿所述漏损电流的装置电连接到至少一所述内存单元的所述存储节点是有利地。用以补偿所述漏损电流的装置最佳是连接到所述第一数据线以及连接到接地电位。
在一较佳的实施例中，所述用以补偿流入所述半导体存储单元的所述漏损电流的装置，特别地是指在由所述第一数据线流入所述半导体存储单元的所述第一存储节点的所述漏损电流，所述装置具有一第一传导型式的一第一晶体管，所述晶体管藉由其源极端电连接到所述第一数据线，并且藉由其栅极端电连接到所述接地电位。在一有利的方式下，所述第一晶体管藉由其漏极端连接到所述半导体存储单元的第二存储节点，且所述第一晶体管总是有关闭或是传导状态。以一个特别简单的方式，藉由实现所述用以补偿所述漏损电流装置的所述第一晶体管的这些电性连接，可以达到的是仰赖在存储节点中的存储状态，一对应于所述漏损电流的电流，可以如同一漏损电流可流入所述第一存储节点的一方式，流入所述半导体存储单元的第二存储节点。藉此达成一用以消除漏损电流问题区域的最佳化设计，特别地是指当存储单元设计以单端形式的情况下。
由于在所选择的半导体存储单元中的存写/读取操作不再受到流入非经选择的半导体存储单元漏电流的堕落或延迟，因而用有效率且有效果的方式补偿漏电流，所述漏电流是流入具有多个半导体存储单元的存储单元数组的非经选择存储单元。由于已知连接至数据线的所有存储单元的漏电流，所以自流经所述数据线的参考电流，减去非经选择存储单元的漏电流，且得到一个固定值。因此，可简单地且非常正确地完成自一非经选择存储单元读取，或是存写一存储状态或是读取或存写一存储状态至一非经选择存储单元。
在另一有利的实施例中，所述半导体存储单元具有第一传导型式的第二选择晶体管，它是藉由漏极终端而电连接至地而存储节点，且藉由源极终端于电连接至第二数据线。所述第二选择晶体管可藉由栅极终端而电连接至第一字符线。所述第二晶体管亦可藉由栅极终端而电连接至第二字符线。所述第一与第二数据线较佳可设计为互补位线，因而可更可靠地传递数据，且相较于单一数据线或是位线，传输速度更快。
本发明另一有利的修饰特征在于用于补偿流入半导体存储单元电流的装置，特别是在所述半导体存储单元非经选择的状态中，自所述第一数据线流入第一存储节点的第一漏电流以及/或自所述第二数据线流入第二存储节点的第二漏电流，是电连接至第一与第二数据线以及所述半导体存储单元的第一与第二存储节点。无论何种漏电流组件自所述两数据线流入所述半导体存储单元，皆可以用简单且可靠地方式达到漏电流组件的补偿。
特别有利的是当用于补偿流入半导体存储单元电流的装置包含第一晶体管，它是藉由漏极终端而电连接至第二存储节点，以及藉由源极终端而电连接至所述第一数据线，用于在所述半导体存储单元与第一数据线间产生第一额外电连接，特别是用于第二存储节点与第一数具线间产生第一额外电连接。特别有利的是所述半导体存储单元或是用于补偿漏电流的装置更包含第一传导型式的第二晶体管。所述第二晶体管是藉由漏极终端而电连接至第一存储节点、藉由源极终端而电连接至所述第二数据线、及栅极终端而接地，用以产生所述半导体存储单元与连接至所述存储单元的数据线间的第二额外电连接。因此，透过第一与第二额外电连接，对应于漏电流的电漏自个别的互补数据线流入所述半导体存储单元，所以可快速且正确地补偿经由所述数据线与选择晶体管而流入所连接存储节点的漏电流。由于对称配置补偿漏电流的装置或是漏电流组件，对应于所述漏电流的相同强度电流总是流入连接于存储单元数据线上的存储单元。这特别可应用于不同的半导体存储单元实施例中。
较佳为，所述半导体存储单元是设计为6T SRAM存储单元，且具有第一与第二换流器(inverter)，两换流器各包含一第一传导型式晶体管与一第二传导型式晶体管，且所述两个换流器在第一与第二存储节点间交互耦合。所述第一换流器的两晶体管是电连接至所述第一存储节点，以及所述第二换流器的两晶体管是电连接至所述半导体存储单元的第二存储节点。也可以将所述半导体存储单元实施为4T SRAM存储单元。
通常，本发明的概念并不限于SRAM存储单元，而是可用于所有具备一个选择晶体管与两个存储节点的半导体存储单元。根据本发明，所述存储单元概念可用于具有至少两个选择晶体管与一个存储节点的半导体存储单元。
根据本发明用于补偿流入半导体存储单元漏电流的方法，特别是本发明的重要概念是针对流入半导体存储单元的非经选择状态中的漏电流，在所述半导体存储单元与数据线间产生第一额外电连接，所述数据线是已电连接至所述半导体存储单元。
在较佳的方式中，藉由总是在关闭或传导状态中操作的晶体管，在所述半导体存储单元与数据线间产生所述第一额外电连接，其中所述数据线是电连接至所述半导体存储单元。
较佳为，所述半导体存储单元的第一选择晶体管是连接至所述半导体存储单元的第一数据线与第一存储节点，且所述第一晶体管是电连接至所述半导体存储单元的所述第一数据线与第二存储节点。
在一较佳方式中，在所述半导体存储单元与电连接至所述半导体存储单元的一个数据线间，形成第二额外电连接，所述第一额外电连接是产生在第一数据线，且所述第二额外电连接是产生在第二数据线。
可藉由总是在关闭状态中操作的第二晶体管，而在所述半导体存储单元与连接至所述半导体存储单元的第二数据线间，产生所述第二额外电连接。
较佳为，所述半导体存储单元的第二选择晶体管是电连接至所述半导体存储单元的第二数据线与第二存储节点，且所述第二晶体管是电连接至所述半导体存储单元的第二数据线与第一存储节点。
较佳是藉由对应漏电流的电流分别从第二与/或第一数据线，透过第二与/或第一额外电连接，而流入第一与/或第二存储节点，因而补偿从第一与/或第二数据线分别流入第一与/或第二存储节点的漏电流。
本发明多个实施例的详细说明如下，并请参阅附随的图式。
图1是说明习知技艺中已知的6T SRAM存储单元。
图2是根据图1，在存写/读取逻辑状态至SRAM存储单元以及自SRAM存储单元存写/读取逻辑状态操作过程中，一已知存储单元的一字符线与两互补位线上的信号状况。
图3是根据习知技艺，说明一存储单元数组中多个存储单元的配置。
图4是从发生漏电流的存储单元，说明读取存储状态中的暂时延迟。
图5显示一根据本发明的一半导体存储单元的第一实施例；
图6显示一根据本发明的一半导体存储单元的第二实施例；
图7显示一根据本发明的一半导体存储单元的第三实施例。
在所有的图标中，相同的组件或是功能上相同的组件被提供以相同的参考符号。
在第一实施例中，以一静态随机存取内存(SRAM)具体化所述半导体存储单元(图5)，其具有连接到供应电压势能VDD与地势能VSS的两个交互耦合的反用换流器。所述第一反用换流器具有一n-信道晶体管M1以及一P-信道晶体管M3，所述第二个反相器具有一n-信道晶体管M2以及一P-信道晶体管M4，排列在所述两晶体管M1以及M3之间的是所述静态随机存取内存(SRAM)的一第一内存节点K1，而排列在所述两晶体管M2以及M4之间的是所述静态随机存取内存(SRAM)的一第二内存节点K2。一选择晶体管M5藉由其漏极端连接到所述第一内存节点K1、藉由其源极端连接到一第一补偿位线BL，且藉由其栅极端连接到一第一字符线WL1。另外，所述静态随机存取内存(SRAM)具有一n-信道晶体管M7，所述晶体管M7藉由本身的漏极端电连接到所述第二内存节点K2与所述晶体管M3的源极端、藉由其的源极端连接到所述第一补偿位线BL，且藉由其栅极端连接到所述地势能VSS。藉由所述晶体管M7，其通常处于关闭状态，一额外的第一电连接产生于所述第一补偿位线BL与所述静态随机存取内存(SRAM)的所述第二内存节点K2间。在图5中举例说明处于非经选择状态的所述存储单元(处于低电位的第一字符线WL1)，所述选择晶体管M5关闭。施加一已知参考电流IRFF至所述补偿位线BL上。依赖储存于该些内存节点K1与K2中的存储状态为何，一更大或是更小的漏损电流流入所述半导体存储单元中。
透过实例，假定在该存储节点K1中存储一逻辑状态“0”且在该存储节点K2中存储一逻辑状态“1”，因此，大的漏损电流会经由该选择晶体管M5而从该位线BL流入该存储节点K1(与在该存储节点K1中所存储的逻辑状态“1”的状况下会流入该存储节点的漏损电流相比较下是大的)并经过该晶体管M1。
假使在该存储节点K2中存储一逻辑状态“0”时，然后一漏损电流会经由传导电晶体M7从位线BL而流入存储节点K2，并经由封闭的晶体管M2。独立于在该等存储节点K1及K2所存储的逻辑状态，对应于该漏损电流的一电流因而流入与该位线BL连接的各个非经选择存储单元。因为该非经选择晶体管的数目是已知的，流入该等单元的各单元的相关漏损电流也会是已知，可将此已知总漏损电流当作一个固定的变量，其是为了估计与此位线BL连接的经选择存储单元的存储状态而从参考电流IREF减去。通过晶体管M5且特别是M7，因此，对应于该漏损电流的一电流一直是与在存储节点K1以及K2及在该存储单元的非经选择状态中的存储状态而产生，并且流经后者，也因此，由于其在各单元中所产生的事实下对漏损电流进行补偿，因此在进一步的估计中可视为是一个已知变量。因此，在此较佳实施例中，可以了解补偿是大小与经由晶体管M5及M7而进入存储单元的漏损电流相同的电流。
如图5中所显示SRAM存储单元的较佳实施例是可用于单端存写与读取的操作，假使，在具有至少二个根据图5所设计的SRAM存储单元的存储单元数组中，此二SRAM存储单元的一个存储单元是选择用在一存写/读取操作，其存储状态可透过第一位线BL而读取或是存写一存储状态。
在一第二较佳实施例中，SRAM存储单元是根据图5中的SRAM存储单元来建构且同时具有一第二选择晶体管M6，该第二选择晶体管M6是透过其漏极端而与该第二存储节点K2电连接，并透过其源极端而连接至一与该第一位线互补的第二位线BLQ，且透过其栅极端而与一第二字符线WL2电连接，此SRAM存储单元的较佳实施例可用于单端读取操作以及用于不同的存写操作。对于存写操作而言，仅有该第一字符线WL1是受到高电位；而对于存写操作而言，字符线WL1以及WL2两者则都受到高电位。
在根据本发明的半导体存储单元的第三较佳实施例中，除了图2中所显示的SRAM存储单元外还设置了一种n-信道晶体管M8，其中晶体管是透过其漏极端而与该第一存储节点K1电连接，并透过其源极端而与该第二位线BLQ电连接，且透过其栅极端而与接地电位电连接，因此，在该半导体存储单元与连接至该半导体存储单元的位线BLQ或是一数据线间形成一第二额外电连接，位线BL是经由晶体管M5及M7而与第一存储节点以及第二存储节点两者电连接，并且位线BLQ是经由晶体管M6及M8而同样的与两存储节点电连接，此外，在此较佳实施例中，第二选择晶体管M6并不与一第二字符线WL2电连接，而是与第一字符线WL1电连接，而第一选择晶体管M5也连接至该第一字符线WL1。
若是在图7中所显示的SRAM存储单元是处于非经选择状态，并且若是在存储节点K1存储一个逻辑状态“0”，由实例中，一个相对大的第一漏损电流会从第一位线BL流出，经由第一选择晶体管M5而流入第一存储节点K1并且经由封闭晶体管M1而流向地面，同时，与晶体管M1以及位线BLQ连接的晶体管M8会拉升至节点的电位，该节点是与晶体管M1与M8连接，而由于漏损电流，因此会改变该电位，由此可产生对应于流入节点K1的漏损电流的一电流，此电流会经由晶体管M8以及晶体管M1从位线BLQ离开而流至地面，因此，来自两位线BL以及BLQ的一个实质相同的电流会流入该半导体存储单元。一个较小的漏损电流会从位线BLQ而流入存储有逻辑状态“1”的存储节点K2，与流入存储有逻辑状态“0”的存储节点K1的漏损电流相较之下，该漏损电流是可以忽略的。如果在存储节点K2中存储一逻辑状态“0”，次序是以一种模拟方式来进行，当从一经选择的存储单元读取一存储状态时，其中该存储单元是与位线BL以及BLQ连接，一个实质上相同的电流因此会从两位线而流入该非经选择存储单元，藉以透过在两位线间电流差形成的估计不会有误或是延迟。
对于根据本发明SRAM存储单元的所有较佳实施例而言，当为了在具有多个以相同方式所建构SRAM存储单元的存储单元数组中读取根据本发明的SRAM存储单元，使用是由其延迟是依据或是独立于该位线BL及BLQ的电容而有益的低的电流感测放大器所做出时是有好处的。此类的电流感测放大器例如在Seevinck，E.et al.于电气与电子工程师协会固体电路杂志(IEEE Journal of Solid-State Circuits)1991年4月出版vol.26，No.4，pp.525-536的“Current-ModeTechniquas for High-Speed VLSI Circuits with Application toCurrent Sense Amplifier for CMOS SRAM”已有相关的揭示。
在一种特别有利的方式中，当估计存储单元(特别是SRAM存储单元)中的存储状态或者是实施存写/读取存储状态从/至一半导体存储单元的操作时，本发明是可能防止漏损电流的干扰影响。透过本发明不会毁损或是降低所发生的漏损电流，而是产生对应于该漏损电流的补偿电流，其中补偿电流是流入该半导体存储单元并且在大小上对应于该漏损电流。结果，透过本发明可在存储单元数组的各个个别半导体存储单元中达成流入各自半导体存储单元的漏损电流的各自独立的补偿。由于透过简单且有效的电路配置在各个个别存储单元中可产生对应于漏损电流的一电流，因此流入各自非经选择的存储单元的漏损电流大小在本发明中是不重要的。因此可在没有因不适当侦测的漏损电流或者是与下游连接的电流评估电路的不正确侦测所导致短暂延迟发生下，读取或是存写/重存写在存储单元的存储节点中所存储的逻辑状态。因此，不会抑制漏损电流，而是产生对应于该漏损电流的补偿电流，而补偿电流会流入该半导体存储单元并在两存储节点中，也就是在存储单元的两边，产生一固定的额外电流(在特别的实施例中)，所具有的作用为流入经选择存储单元的电流ic的绝对值其用于估计的整个大小是可兹利用。因此，当透过位线或是透过两补偿位线估计一存储状态未被该非经选择存储单元的漏损电流所毁损或降低时，侦测该电流。该漏损电流在差异估计或是以差异方式所具体化的电路配置的情况下可被补偿并且作为在数据线上的一个额外而已知信号来施加，或者是在单端估计或单端电路配置情况下可作为在估计中的一固定变量而侦测出。
Claims (17)
1.一种半导体存储单元，特别是一种静态随机存取内存存储单元，其与至少一数据线电连接，所述半导体存储单元具有：
至少一存储节点(K1，K2)；
至少一第一传导型式的选择晶体管(M5)，所述选择晶体管(M5)与第一存储节点(K1)、一第一数据线(BL)以及一第一字符线(WL1)电连接；
其特征在于
所述半导体存储单元具有用以补偿一漏损电流的装置(M7，M8)，所述装置是设计为对应于所述漏损电流的一电流是流入所述半导体存储单元。
2.如权利要求1所述的半导体存储单元，其特征在于
所述用以补偿所述漏损电流的装置(M7，M8)，特别是在所述半导体存储单元的非经选择状态中的漏损电流，是与连接至所述半导体存储单元的所述数据线(BL，BLQ)的至少一数据线电连接。
3.如权利要求1或2所述的半导体存储单元，其特征在于
所述用以补偿所述漏损电流的装置(M7，M8)，特别是在所述半导体存储单元的非经选择状态中的漏损电流，是与至少一存储节点电连接。
4.如权利要求1至3任一所述的半导体存储单元，其特征在于
所述用以补偿所述漏损电流的装置(M7，M8)，特别是在所述半导体存储单元的非经选择状态中的漏损电流，是连接至所述第一数据线(BL)并连接至接地电位。
5.如权利要求1至4任一所述的半导体存储单元，其特征在于
所述用以补偿所述漏损电流的装置(M7，M8)包括一第一传导型式的第一晶体管(M7)，所述第一传导型式的第一晶体管(M7)是透过其源极端而与所述第一数据线(BL)电连接，且是透过其栅极端而与接地电位电连接。
6.如权利要求5所述的半导体存储单元，其特征在于
所述第一晶体管(M7)是透过其漏极端而与所述第二存储节点(K2)电连接。
7.如权利要求1至6任一所述的半导体存储单元，其特征在于
一第一传导型式的第二选择晶体管(M6)是透过其漏极端而与所述第二存储节点(K2)电连接，且是透过其源极端而与一第二数据线(BLQ)电连接。
8.如权利要求7所述的半导体存储单元，其特征在于
所述第二选择晶体管(M6)是透过其栅极端而与所述第一字符线(WL1)或是一第二字符线(WL2)电连接。
9.如权利要求1至8任一所述的半导体存储单元，其特征在于
所述用以补偿所述漏损电流的装置(M7，M8)包含如权利要求5所述的一第一晶体管(M7)以及所述第一传导型式的一第二晶体管(M8)，所述第二晶体管(M8)是透过其漏极端而与所述第一存储节点(K1)连接，且透过其源极端而与所述第二数据线(BLQ)连接，以及透过其栅极端而与所述接地电位连接。
10.如权利要求1至9任一所述的半导体存储单元，其特征在于
一第一反向器以及一第二反向器，所述两反向器的各反向器具有一第一传导型式的晶体管(M1；M2)以及一第二传导型式的晶体管(M3；M4)，所述第一反向器的两晶体管器(M1；M3)是与所述第一存储节点(K1)电连接，且所述第二反向器的两晶体管器(M2；M4)是与所述第二存储节点(K2)电连接，以及所述两反向器是在所述第一存储节点(K1)及所述第二存储节点(K2)间交叉耦合。
11.一种用以补偿流入一半导体存储单元的漏损电流的方法，特别是一流入所述半导体存储单元的非经选择状态中存储单元的漏损电流，所述半导体存储单元是与至少一数据线(BL，BLQ)电连接，其特征在于
在所述半导体存储单元以及与所述半导体存储单元电连接的所述数据线(BL，BLQ)的一数据线间形成至少一第一额外电连接。
12.如权利要求11所述的方法，其特征在于
所述第一额外电连接是透过一直是在封闭状态中操作的一第一晶体管(M7)，在所述半导体存储单元以及与所述半导体存储单元电连接的所述数据线(BL，BLQ)间产生。
13.如权利要求12所述的方法，其特征在于
所述半导体存储单元的一第一选择晶体管(M5)是与一第一数据线(BL)及所述半导体存储单元的一第一存储节点(K1)连接，以及所述第一晶体管(M7)是与所述第一数据线(BL)及所述半导体存储单元的一第二存储节点(K2)电连接。
14.如权利要求11至13任一所述的方法，其特征在于
一第二额外电连接是在所述半导体存储单元以及与所述半导体存储单元电连接的所述数据线(BL，BLQ)的一数据线间形成，以及产生至一第一数据线(BL)的所述第一额外电连接，并产生至一第二数据线(BLQ)的所述第二额外电连接。
15.如权利要求14所述的方法，其特征在于
所述第二额外电连接是透过一直是在封闭状态中操作的一第二晶体管(M8)，在所述半导体存储单元以及与所述半导体存储单元连接的所述第二数据线(BLQ)间产生。
16.如权利要求15所述的方法，其特征在于
所述半导体存储单元的一第二选择晶体管(M6)是与所述第二数据线(BLQ)及所述半导体存储单元的一第二存储节点(K2)连接，以及所述第二晶体管(M8)是与所述第二数据线(BLQ)及所述半导体存储单元的一第一存储节点(K1)电连接。
17.如权利要求12至16任一所述的方法，其特征在于
从所述第一数据线(BL)及/或所述第二数据线(BLQ)分别流入所述第一存储节点(K1)及/或所述第二存储节点(K2)的漏损电流，是由于分别透过所述第二额外电连接及/或所述第一额外电连接，分别对应于从所述第二数据线(BLQ)及/或所述第一数据线(BL)而分别流入所述第一存储节点(K1)及/或第二存储节点(K2)的漏损电流，而进行补偿。
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