DE102006022867A1

DE102006022867A1 - Ausleseschaltung für oder in einem ROM-Speicher, ROM-Speicher und Verfahren zum Auslesen des ROM-Speichers

Info

Publication number: DE102006022867A1
Application number: DE102006022867A
Authority: DE
Inventors: Gunther Lehmann; Yannick Martelloni; Jean-Yves Larguier; Siddharth Gupta
Original assignee: Infineon Technologies AG
Current assignee: Infineon Technologies AG
Priority date: 2006-05-16
Filing date: 2006-05-16
Publication date: 2007-11-29
Anticipated expiration: 2026-05-17
Also published as: DE102006022867B4; US7738305B2; US20080031054A1

Abstract

Die Erfindung bezieht sich auf eine Ausleseschaltung für oder in einem ROM-Speicher mit einem Eingang, in welchen ein Lesesignal einkoppelbar ist, welches abhängig von der in dem Lesesignal enthaltenen Information einen, bezogen auf ein Bezugspotenzial, ersten hohen Signalpegel oder einen, bezogen auf ein Bezugspotenzial, zweiten niedrigen Signalpegel aufweist, mit einer Vergleicherschaltung zum Vergleichen des Lesesignals mit einer einstellbaren Schwelle, mit einer Schwelleneinstellschaltung, die dazu ausgelegt ist, die Schaltschwelle der Vergleicherschaltung, bezogen auf den ersten und zweiten Signalpegel der eingekoppelten Lesesignale, einzustellen, mit einem Steuersignalgenerator, welcher zur Ansteuerung der Schwelleneinstelleinrichtung ein dem Lesesignal, insbesondere dem Lesesignal mit dem niedrigen Signalpegel, ähnliches Steuersignal erzeugt. Die Erfindung bezieht sich auf einen ROM-Speicher und ein Verfahren zum Auslesen des ROM-Speichers.

Description

TITEL DER ERFINDUNG
Ausleseschaltung für oder in einem ROM-Speicher, ROM-Speicher und Verfahren zum Auslesen des ROM-Speichers
HINTERGRUND DER ERFINDUNG
Die Erfindung bezieht sich auf eine Ausleseschaltung für oder in einem ROM-Speicher, auf einen ROM-Speicher sowie auf ein Verfahren zum Auslesen des ROM-Speichers.
Zur Informationsspeicherung in digitalen Systemen werden Halbleiterspeicher verwendet. Entsprechend der Art der Informationsspeicherung und verschiedenen Möglichkeiten, die Information in den Halbleiterspeicher einzuschreiben und wieder auszulesen, werden diese in verschiedene Klassen unterteilt. So unterscheidet man flüchtige und nichtflüchtige Speicher, wobei zu den nichtflüchtigen Speichern oder auch Festwertspeichern beispielsweise ROM-Speicher (Read Only Memory) und zur Klasse der nichtflüchtigen Speicher zum Beispiel statische und dynamische Speicher, beispielsweise SRAM-Speicher (Static Random Excess Memory) oder DRAM-Speicher (Dynamic Random Excess Memory), gehören.
Die Erfindung sowie die ihr zugrunde liegende Problematik wird nachfolgend mit Bezug auf nichtflüchtige, als ROM-Speicher ausgebildete Halbleiterspeicher beschrieben, ohne die Erfindung allerdings hierauf zu beschränken.
1 der Zeichnung zeigt schematisch einen Ausschnitt eines der Anmelderin intern bekannten ROM-Speichers mit Leseverstärker zur Erläuterung der allgemeinen Problematik. Der ROM-Speicher enthält ein oder mehrere Speicherzellenfelder 1. Jedes dieser Speicherzellenfelder 1 enthält eine Vielzahl einzelner Speicherzellen 2, die matrixförmig in dem jeweiligen Speicherzellenfeld 1 angeordnet sind. Eine jeweilige Speicherzelle 2 enthält einen als N-Kanal Feldeffekttransistor – nachfolgend kurz als NFET bezeichnet – ausgebildeten Speichertransistor, der dazu ausgelegt ist, eine logische (digitale) Information, beispielsweise eine logische "1" (High-Level) oder eine logische "0" (Low-Level), zu speichern. Die Gate-Anschlüsse der Speichertransistoren 2 sind zum Beispiel über Wortleitungen 4 mit einem Versorgungspotenzial VDD beaufschlagt, während die Source-Anschlüsse der Speichertransistoren 2 über jeweilige Verbindungsleitungen 5 mit einem Massepotenzial VSS beaufschlagt sind. Zum Auslesen einer Speicherzelle 2 ist deren Drain-Anschluss mit einer Bitleitung 3, an der ein Leseverstärker 6 angeschlossen ist, verbunden.
Der Leseverstärker 6 ist hier als einfacher Inverter 6 ausgebildet. Zwischen dem Eingang des Inverters 6 und den jeweiligen Bitleitungen 3 ist ferner ein Bitleitungsmultiplexer 7 mit mehreren Auswahltransistoren 8 angeordnet. Die Auswahltransistoren 8 sind dazu ausgelegt, jeweils eine Bitleitung 3 auszuwählen und auf den Inverter 6 zu schalten. Wird gleichzeitig eine Wortleitung 4, beispielsweise durch Beaufschlagen mit einem Versorgungspotenzial VDD, aktiviert, dann kann über den jeweiligen Auswahltransistor 8 die in der Speicherzelle 2 gespeicherte Information dem Eingang des Inverters 6 zugeführt werden.
Bei modernen Halbleiterspeichern ist insbesondere aufgrund der zunehmenden Miniaturisierung das von den Speicherzellen 2 beim Auslesen an die jeweilige Bitleitung 3 abgegebene Lesesignal relativ schwach. Das Lesesignal muss daher durch den Leseverstärker 6 verstärkt werden.
Im Stand-by-Betrieb eines ROM-Speichers sollte dieser Idealerweise keine Energieaufnahme aufweisen. Aufgrund von parasitären Leckströmen, die vielerlei Ursachen haben können, weist ein ROM-Speicher typischerweise auch im Stand-by-Betrieb eine nicht zu vernachlässigende Energieaufnahme auf. Insbesondere aufgrund der zunehmend geringeren Strukturbreiten sowie auf grund des immer dünner werdenden Gate-Oxids nimmt der Einfluss der parasitären Leckströme immer weiter zu. Diese parasitären Leckströme sind möglichst zu vermeiden, insbesondere wenn der ROM-Speicher für eine mobile Anwendung eingesetzt werden soll, bei der die zu Verfügung stehende Energie begrenzt ist und daher ein entscheidendes Kriterium darstellt. Aus diesen Gründen werden bei modernen ROM-Speichern unter anderem Speicherarchitekturen verwendet, die zur Reduzierung der Leckströme ausgelegt sind.
Ein weiteres Problem besteht darin, dass bei einem ROM-Speicher innerhalb des Speicherzellenfeldes und des Leseverstärkers typischerweise verschiedene Bauelemente verwendet werden. Dabei können Variationen der Wahl der verschiedenen Bauelemente zu einer mehr oder weniger starken Veränderung der Leseverstärkerschwelle führen. Insbesondere kann zum Beispiel der Fall auftreten, dass die eine logische "1" repräsentierende Information einerseits und eine logische "0" repräsentierende Information andererseits sich immer stärker annähern, was zum Beispiel auf Kopplungseffekte benachbarter Speicherzellen oder deren Zuleitungen, Prozess- und Technologievariationen und dergleichen zurückzuführen ist. Solche Kopplungseffekte entstehen zum Beispiel dann, wenn die jeweiligen Bitleitungen sehr lang sind und dadurch die auf diesen Bitleitungen geführten Lesesignale von benachbarten Leitungen und Speicherzellenkomponenten beeinflusst werden. Darüber hinaus kann sich auch durch die Einsatzspannung des Speicherzellentransistors selbst eine Verfälschung der ausgelesenen Informationen ergeben. In der Folge kann dies gegebenenfalls zu einem fehlerhaften Auslesen der im Speicher abgelegten Informationen führen.
Die oben genannte Problematik soll nachfolgend anhand der Spannungs-Zeit-Diagramme in den 1a und 1b erläutert werden. Die 1a zeigt den Fall, dass von einer in 1 mit Bezugszeichen 2' bezeichneten Speicherzelle eine logische "0" ausgelesen werden soll (Read 0), wohingegen im Falle der 1b eine logische "1" (Read 1) aus einer anderen Speicherzelle 2'' ausgelesen werden soll. Mit WL0-WL3 sind in 1 dabei die Potenziale auf den entsprechenden Wortleitungen 4, mit VVDD0-VVDD3 die verschiedenen Potenziale auf den Versorgungsleitungen 5 und mit BL0-BL3 die Potenziale auf den Bitleitungen 3 bezeichnet.
Für einen Lesevorgang zum Auslesen einer "0" beträgt das ideale Potenzial BL2 auf einer Bitleitung 0 Volt. Aufgrund der oben genannten Kopplungseffekte kommt es aber zu einem zusätzlichen positiven Potenzial auf der Bitleitung 3, wenn eine Versorgungsleitung 5 und damit eine entsprechende Speicherzelle 2 eingeschaltet wird. Aufgrund dieses so genannten "Cross Coupling"-Effektes der Bitleitung 3 zu benachbarten Leitungen benachbarter wird zu Beginn des Aktivierens der Versorgungsleitung 2 das Potenzial BL2 auf der entsprechenden Bitleitung 3 etwas mit nach oben gezogen und fällt anschließend wieder etwas ab (siehe 1a). Aufgrund von Leckströmen von Speicherzellen, die mit derselben Bitleitung 3 verbunden sind, jedoch über die entsprechende Wortleitung 4 nicht aktiv geschaltet sind, ergibt sich ein zusätzlicher Anstieg des Potenzials auf der Bitleitung 3. Diese eben genannten Phänomene sind umso gravierender, je länger die entsprechende Bitleitung 3 ausgebildet ist. Wie in 1a dargestellt, ist das Potenzial BL2' (obere BL2-Kurve) für eine verhältnismäßig lange Leitung signifikant höher als das entsprechende Potenzial BL2 einer entsprechend kürzeren Bitleitung (untere BL2-Kurve).
Im Falle eines Lesevorgangs für eine logische "1" entspricht das ideale Potenzial BL0 auf der Bitleitung 3 dem maximalen Versorgungspotenzial VDD. Der tatsächliche Wert des Potenzials BL0 auf der Bitleitung ist aber signifikant geringer. Dies liegt unter anderem daran, dass über dem Kanal des entsprechenden NFETs der Speicherzelle, dessen Information gerade ausgelesen wird, eine Spannung abfällt. Darüber hinaus hängt das Potenzial des Lesesignals in gleicher Weise auch von der Länge der Bitleitung 3 ab. Für lange Bitleitungen 3 ist somit das entsprechende Bitleitungspotenzial BL0 (BL0- untere Kurve in 1b) signifikant geringer als das Versorgungspotenzial VDD (siehe 1b).
Idealerweise beträgt die Entscheidungsschwelle, die der Leseverstärker für die Definition einer logischen "0" und einer logischen "1" heranzieht, die Hälfte der Versorgungsspannung VDD. Wie allerdings in den 1a und 1b zu erkennen ist, hängt die Schaltschwelle tatsächlich stark von dem Aufbau des verwendeten ROM-Speichers und dabei insbesondere von der Länge dessen Bitleitungen und der Art und der Anzahl der verwendeten Bauelemente ab. Darüber hinaus hängt diese Schaltschwelle auch von Prozess- und Technologievariationen bei zur Herstellung ab.
Problematisch bei dem in 1 als Leseverstärker verwendeten Inverter ist allerdings, das dessen Schwelle fest vorgegeben ist und sich somit nicht auf die eben genannten Veränderung der Schaltschwelle anpassen lässt. Da sich allerdings die Bitleitungspotenziale BL0-BL3 für eine "0" und eine "1", wie die 1a und 1b zeigen, abhängig von den eben genannten Parametern, annähern, kann es gegebenenfalls zu Fehlentscheidungen im Leseverstärker kommen, d.h. eine logische "1" wird als logische "0" und umgekehrt erkannt. Insbesondere trifft dies für den Beginn eines Lesevorgangs zu, bei dem für einen Lesevorgang für eine "0" am Anfang des Auslesens das Bitleitungspotenzial BL2 etwas mit dem Potenzial VVDD2 auf der Versorgungsleitung 5 mitläuft. Damit lassen sich die in den entsprechenden Speicherzellen gespeicherten Informationen nicht mehr eindeutig auslesen, was es zu vermeiden gilt.
ZUSAMMENFASSUNG DER ERFINDUNG
Die Erfindung schafft eine Ausleseschaltung mit den Merkmalen des Patentanspruchs 1, einen ROM-Speicher mit den Merkmalen des Patentanspruchs 16 und ein Verfahren mit den Merkmalen des Patentanspruchs 30.
Demgemäß ist vorgesehen:
Eine Ausleseschaltung für oder in einem ROM-Speicher, mit einem Eingang, in welchen ein Lesesignal einkoppelbar ist, welches abhängig von der in dem Lesesignal enthaltenen Information einen bezogen auf ein Bezugspotenzial ersten hohen Signalpegel oder einen bezogen auf ein Bezugspotenzial zweiten niedrigen Signalpegel aufweist, mit einer Vergleicherschaltung zum Vergleichen des Lesesignals mit einer einstellbaren Schwelle, mit einer Schwelleneinstellschaltung, die dazu ausgelegt ist, die Schwelle der Vergleicherschaltung bezogen auf den ersten und zweiten Signalpegel der eingekoppelten Lesesignale einzustellen, mit einem Steuersignalgenerator, welcher zur Ansteuerung der Schwelleneinstelleinrichtung ein dem Lesesignal, insbesondere dem Lesesignal mit dem niedrigen Signalpegel, ähnliches Steuersignal erzeugt.
Ein ROM-Speicher, mit zumindest einem Speicherzellenfeld, welches eine Vielzahl von Leckstrom optimierten ROM-Speicherzellen aufweist, mit einer Ausleseschaltung, mittels der Leseinformationen aus zumindest einer Speicherzelle auslesbar sind, mit einer zwischen dem Speicherzellenfeld und der Ausleseschaltung angeordneten Bitmultiplexerschaltung, die für einen Auslesevorgang eine hinsichtlich der gespeicherten Information auszulesende Speicherzelle mit der Ausleseschaltung verbindet.
Ein Verfahren zum Auslesen eines ROM-Speichers, mit den Schritten: Auslesen einer Information aus einer Speicherzelle; Einkoppeln eines die Information enthaltenen Lesesignals in eine Ausleseschaltung, welches abhängig von der enthaltenen Information einen bezogen auf ein Bezugspotenzial ersten hohen Signalpegel oder einen bezogen auf ein Bezugspotenzial zweiten niedrigen Signalpegel aufweist; Einstellen einer Schwelle einer Vergleicherschaltung bezogen auf den ersten und zweiten Signalpegel der eingekoppelten Lesesignale, wobei zur Einstellung der Schaltschwelle ein zu dem eingekoppelten Lesesignal, insbesondere dem Lesesignal mit dem niedrigen Signalpegel, ähnliches Steuersignal S1 erzeugt wird; vergleichen des Lesesignals mit der eingestellten Schwelle.
Die der vorliegenden Erfindung zugrunde liegende Idee besteht darin, einen leckstromoptimierten Halbleiterspeicher mit einem entsprechend daran angepassten und optimierten Leseverstärker auszustatten. Der Leckstrom optimierte Halbleiterspeicher weist ein Speicherzellenfeld auf, dessen Wortleitungen, Bitleitungen und Versorgungsleitungen im Stand-by-Betrieb jeweils mit dem gleichen und insbesondere vorzugsweise mit demselben Bezugspotenzial, beispielsweise mit dem Potenzial der Bezugsmasse, beaufschlagt sind. Zum Auslesen des Inhalts einer jeweiligen Speicherzelle wird eine entsprechende Versorgungsleitung und deren Wortleitung für eine für das Auslesen erforderliche Zeit mit einem zweiten Versorgungspotenzial, beispielsweise einem positiven Versorgungspotenzial, beaufschlagt. Anschließend kann die in der entsprechenden Speicherzelle gespeicherte Ladung und damit die diese Ladung repräsentierende Information über die Bitleitung und den Leseverstärker ausgelesen werden. Besondere vorteilhaft ist in diesem Zusammenhang, wenn der Leseverstärker dieselben Bauelemente, das heißt dieselben Transistortypen mit denselben Dimensionierungen, wie die Transistoren des Bitleitungsmultiplexers, aufweist.
Wesentlich ist ferner, dass der Leseverstärker eine Referenzbitleitung aufweist, die das Verhalten auf einer regulären Bitleitung, die eine logische "1" und eine logische "0" enthält, nachbildet.
Der besondere Vorteil der Erfindung liegt darin, dass dadurch ein leckstromoptimierter Halbleiterspeicher bereitgestellt werden kann.
Ein weiterer Vorteil besteht auch darin, dass ein definiertes Auslesen des Halbleiterspeichers ermöglicht wird. Vorzugsweise werden erfindungsgemäß beim Auslesen des Halbleiterspeichers die Ausrichtungen von Kopplungseffekten, durch Variationen der Herstellungstechnologie oder Prozessparameter herrührende Effekte, parasitäre Effekte und deren Auswirkungen verringert oder vermieden.
Ausgestaltungen und Weiterbildungen der Erfindung ergeben sich aus den weiteren Unteransprüchen in Zusammenschau mit den Figuren der Zeichnungen.
Eine Ausgestaltung der Erfindung sieht vor, dass die Vergleicherschaltung an einem Ausgang ein Ausgangssignal bereitstellt, dem abhängig von dem Vergleich des Lesesignals mit der aktuell eingestellten Schwelle ein erster hoher oder ein zweiter niedriger logischer Pegel zugeordnet ist.
Eine Ausgestaltung der Erfindung sieht vor, dass die die Vergleicherschaltung zwei über kreuz gekoppelte Inverter aufweist.
Eine Ausgestaltung der Erfindung sieht vor, dass die Schwelleneinstellschaltung zwischen dem Eingang und der Vergleicherschaltung angeordnet ist.
Eine Ausgestaltung der Erfindung sieht vor, dass die Schwelleneinstellschaltung zumindest zwei erste Transistoren aufweist, die steuerseitig mit einem Eingang verbunden sind, die bezogen auf deren gesteuerten Strecken parallel zueinander zwischen einem Versorgungsanschluss und der Vergleicherschaltung angeordnet sind.
Eine Ausgestaltung der Erfindung sieht vor, dass die Schwelleneinstellschaltung zumindest einen zweiten und einen dritten Transistor aufweist, die bezogen auf deren gesteuerten Strecken parallel zueinander zwischen einem Versorgungsanschluss und dem Ausgang angeordnet sind, wobei der zweite Transistor steuerseitig mit einem Referenzeingang verbunden ist, in den ein dem Lesesignal ähnliches Referenzlesesignal einkoppelbar ist, und der dritte Transistor steuerseitig mit einem Steuereingang zur Einkopplung des Steuersignal verbunden ist.
Eine Ausgestaltung der Erfindung sieht vor, dass die Transistoren der Schwelleneinstelleinrichtung symmetrisch zueinander angeordnet sind.
Eine Ausgestaltung der Erfindung sieht vor, dass die Schwelleneinstelleinrichtung derart ausgebildet ist, dass bei einem Auslesevorgang der Steueranschluss des dritten Transistors durch das Steuersignal dieselbe Gate-Source-Kopplung wie die Steueranschlüsse der ersten und zweiten Transistoren aufweist.
Eine Ausgestaltung der Erfindung sieht vor, dass der Steuersignalgenerator einen vierter. Transistor aufweist, der einem Transistor einer entsprechend an den die Ausleseschaltung anschließbaren Speicherzelle entspricht, der durch seine Ansteuerung stets eingeschaltet ist und der das Bezugspotenzial über seine gesteuerte Strecke einem Steueranschluss des dritten Transistors zuführt.
Eine Ausgestaltung der Erfindung sieht vor, dass der Steuersignalgenerator einen fünften Transistor aufweist, dessen Steueranschluss direkt mit dem Steueranschluss des dritten Transistors verbunden ist und dessen Lastanschlüsse miteinander kurzgeschlossen und mit dem Bezugspotenzial VSS beaufschlagt sind.
Eine Ausgestaltung der Erfindung sieht vor, dass der zumindest zwei Ausleseschaltungen vorgesehen sind, die über jewei lige Datenleitungen mit jeweils einem Speicherzellenfeld verbunden sind.
Eine Ausgestaltung der Erfindung sieht vor, dass zumindest zwei Ausleseschaltungen zumindest teilweise dieselbe Schwelleneinstellschaltung zugeordnet ist.
Eine Ausgestaltung der Erfindung sieht vor, dass den zumindest zwei Ausleseschaltungen derselbe Steuersignalgenerator zugeordnet ist.
Eine Ausgestaltung der Erfindung sieht vor, dass eine Voraufladeeinrichtung zum Vorauf laden eines eingangsseitigen Knotens, eines ausgangsseitigen Knotens und/oder eines versorgungsseitigen Knotens innerhalb der Schwelleneinstelleinrichtung mit einem vorgegebenen Potenzial, insbesondere mit dem Bezugspotenzial, vorgesehen ist.
Eine Ausgestaltung der Erfindung sieht vor, dass zumindest eine Einrichtung zur Lastkompensation vorgesehen ist, die einer Referenzbitleitung und/oder einer für das Steuersignal vorgesehenen Steuerleitung zugeordnet ist/sind und die der Kompensation einer Last auf der Referenzbitleitung bzw. der Steuerleitung dient/dienen.
Eine Ausgestaltung des ROM-Speichers sieht eine Vielzahl von Wortleitungen, Bitleitungen und Versorgungsleitungen vor, wobei die Wortleitungen, die Bitleitungen und die Versorgungsleitungen eines Speicherzellenfeldes im Stand-by-Betrieb jeweils mit dem gleichen Bezugspotenzial beaufschlagt sind.
Eine Ausgestaltung der Erfindung sieht vor, dass als Bezugspotenzial ein Potenzial von 0 Volt vorgesehen ist.
Eine Ausgestaltung der Erfindung sieht vor, dass die Speicherzellen des Speicherzellenfeldes jeweils einen mit einer Wortleitung verbundenen ersten Anschluss sowie einen zweiten Anschluss und einen dritten Anschluss aufweisen, wobei der zweite Anschluss mit einer Bitleitung verbunden ist und/oder der dritte Anschluss mit einer Versorgungsleitung zum Voraufladen des dritten Anschlusses verbunden ist.
Eine Ausgestaltung der Erfindung sieht vor, dass zumindest eine der Speicherzellen einen Speichertransistor aufweist, der als n-Kanal Transistor, insbesondere als NMOS-Transistor, ausgebildet ist.
Eine Ausgestaltung der Erfindung sieht vor, dass der Speichertransistor einen vierten Anschluss aufweist, der den Substratanschluss des Speichertransistors bildet und der im Stand-by-Betrieb mit dem Bezugspotenzial beaufschlagt ist.
Eine Ausgestaltung der Erfindung sieht vor, dass zumindest eine Speicherzelle zum Speichern eines ersten logischen Pegels ausgelegt ist, bei dem der zweite Anschluss mit der Bitleitung und der dritte Anschluss mit der Versorgungsleitung verbunden ist und bei dem alle Anschlüsse mit demselben Bezugspotenzial beaufschlagt sind.
Eine Ausgestaltung der Erfindung sieht vor, dass zumindest eine Speicherzelle zum Speichern eines zweiten logischen Pegels ausgelegt ist, bei dem der zweite Anschluss mit der Bitleitung oder der dritte Anschluss mit der Versorgungsleitung verbunden ist und bei dem der an die Bitleitung bzw. der an die Versorgungsleitung angeschlossene Anschluss sowie der erste Anschluss mit demselben Bezugspotenzial beaufschlagt sind.
Eine Ausgestaltung der Erfindung sieht vor, dass der erste logische Pegel einen logischen hohen Pegel ("1") und der zweite logische Pegel einen logischen niedrigen Pegel ("0") bezeichnet.
Eine Ausgestaltung der Erfindung sieht vor, dass eine Einrichtung zum Voraufladen der Versorgungsleitungen vorgesehen ist, welche dazu ausgelegt ist, unmittelbar vor einem Auslesen einer Speicherzelle zumindest die dieser auszulesenden Speicherzelle zugeordnete Versorgungsleitung auf ein erstes Potenzial aufzuladen.
Eine Ausgestaltung der Erfindung sieht vor, dass einer jeweiligen Bitleitung zumindest ein Auswahltransistor zugeordnet ist, der mit seiner gesteuerten Strecke zwischen der diesem Auswahltransistor zugeordneten Bitleitung und der Ausleseschaltung angeordnet ist.
Eine Ausgestaltung der Erfindung sieht vor, dass der Auswahltransistor als n-Kanal Transistor, insbesondere als NMOS-Transistor, ausgebildet ist.
Eine Ausgestaltung der Erfindung sieht vor, dass das Speicherzellenfeld eine Referenzspalte mit einer Vielzahl von Referenzspeicherzellen aufweist, die mit dem Referenzeingang der Ausleseschaltung verbunden ist, wobei bei einem Auslesevorgang zugleich ein Referenzlesesignal aus einer zur ausgelesenen Speicherzelle entsprechenden Referenzspeicherzelle ausgelesen wird und dem Referenzeingang zugeführt wird.
Eine Ausgestaltung der Erfindung sieht vor, dass die Bitmultiplexerschaltung einen dem Auswahltransistor entsprechenden Referenzauswahltransistor aufweist, der mit seiner gesteuerten Strecke zwischen der Ausleseschaltung und den Referenzspeicherzellen der Referenzspalte angeordnet ist.
Eine Ausgestaltung der Erfindung sieht den weiteren Schritt vor: Ausgeben eines Ausgangssignals, dem abhängig von dem Vergleich des Lesesignals mit der aktuell eingestellten Schwelle ein erster hoher oder ein zweiter niedriger logischer Pegel zugeordnet wird.
Eine Ausgestaltung der Erfindung sieht vor, dass ein eingangsseitiger Knoten, ein ausgangsseitiger Knoten und/oder ein versorgungsseitiger Knoten innerhalb der Schwelleneinstelleinrichtung mit einem vorgegebenen Potenzial, insbesondere mit dem Bezugspotenzial, vor einem Auslesevorgang voraufgeladen wird.
KURZE BESCHREIBUNG VON AUSFÜHRUNGSBEISPIELEN DER ZEICHNUNG
Die Erfindung wird nachfolgend anhand der in den schematischen Figuren der Zeichnungen angegebenen Ausführungsbeispiele näher erläutert. Es zeigen dabei:
1 ein Blockschaltbild eines ROM-Speichers mit einem Speicherzellenfeld und einem Leseverstärker zur Erläuterung der allgemeinen Problematik;
1a, 1b Spannungs-Zeit-Diagramme zur Veranschaulichung eines Auslesevorgangs für eine "0" und eine "1" bei einem ROM-Speicher aus 1;
2 ein Blockschaltschild eines allgemeinen ersten Ausführungsbeispiels eines ROM-Speichers gemäß der Erfindung;
3 ein detailliertes zweites Ausführungsbeispiel eines ROM-Speichers mit Leseverstärker gemäß der Erfindung;
4 ein Blockschaltbild eines ersten Ausführungsbeispiels eines Leseverstärkers für den ROM-Speicher aus 3;
5 ein Blockschaltbild eines zweiten Ausführungsbeispiels eines Leseverstärkers für den ROM-Speicher aus 3;
6 ein Ausführungsbeispiel für eine Einrichtung zur Einstellung eines Steuerpotenzials für einen Leseverstärker, wie er in dem Ausführungsbeispiel in 5 dargestellt ist;
7 ein Blockschaltbild eines dritten Ausführungsbeispiels eines Leseverstärkers für den ROM-Speicher aus 3;
8 ein Schaltbild eines ersten Ausführungsbeispiels einer einzelnen ROM-Speicherzelle, wie sie in den ROM-Speichern in den 2 oder 3 verwendbar ist;
8a Signal-Zeit-Diagramme für einen Auslesevorgang einer ROM-Speicherzelle entsprechend 8;
9 ein Schaltbild eines zweiten Ausführungsbeispiels einer einzelnen Speicherzelle, wie sie in den ROM-Speichern in den 2 oder 3 verwendbar ist;
9a Signal-Zeit-Diagramme für einen Auslesevorgang einer ROM-Speicherzelle entsprechend 9.
In den Figuren der Zeichnung sind gleiche und funktionsgleiche Elemente, Merkmale und Signale – sofern nichts Anderes angegeben ist – mit denselben Bezugszeichen versehen.
DETAILLIERTE BESCHREIBUNG DER ERFINDUNG
2 zeigt ein Blockschaltschild eines allgemeinen ersten Ausführungsbeispiels eines Speicherbaustein gemäß der Erfindung. Der mit Bezugszeichen 10 bezeichnete Speicherbaustein ist hier als ROM-Speicher ausgebildet. Der Speicherbaustein 10 weist ein Speicherzellenfeld 11 auf, welches im vorliegenden Ausführungsbeispiel aus einer Vielzahl von einzelnen ROM- Speicherzellen 12 aufgebaut ist. Die Speicherzellen 12 sind in bekannter Weise matrixförmig in Zeilen und Spalten angeordnet, wobei jeder Zeile eine Wortleitung 13 und jeweils einer Spalte eine Bitleitung 14 sowie eine Versorgungsleitung 15 zugeordnet ist. Die verschiedenen Wortleitungen 13 sind mit einem Zeilendecoder 16, die Bitleitungen 14 mit einem Spaltendecoder 17 und die Versorgungsleitungen 15 mit einer Vorladeschaltung 18 verbunden.
Auf den Aufbau und die Struktur einer ROM-Speicherzelle 13 wird nachfolgend mit Bezug auf die 8 und 9 noch detailliert eingegangen.
Für einen Auslesevorgang ist jeder Bitleitung 14 jeweils zumindest ein Auswahltransistor 19 zugeordnet. Im vorliegenden Ausführungsbeispiel sind sowohl die Auswahltransistoren 19 wie auch die Speichertransistoren 12 als NFET ausgebildet. Der Drain-Anschluss D des Auswahltransistors 19 ist mit der Bitleitung 14, der Source-Anschluss S ist über eine Datenleitung 21 mit einer Ausleseschaltung 22 verbunden.
Es sei angenommen, dass der Auswahltransistor 19 Bestandteil der Bitmultiplexerschaltung 20 ist, auch wenn der Auswahltransistor 19 der besseren Übersichtlichkeit wegen in der 2 nicht innerhalb dieser Bitmultiplexerschaltung 20 dargestellt wurde. Zum Selektieren einer jeweiligen Bitleitung 14 für einen Ausleseprozess, das heißt zum Auswählen einer einzelnen oder einiger spezieller Bitleitungen 14 innerhalb des Speicherzellenfeldes 11, wird von der Bitmultiplexerschaltung 20 ein entsprechendes Steuersignal zur Ansteuerung des Gate-Anschlusses G eines der jeweiligen Bitleitung 14 zugeordneten Auswahltransistors 19 erzeugt. Damit wird der jeweilige Auswahltransistor 19 eingeschaltet, wodurch die Bitleitung 14 über die gesteuerte Strecke, dass heißt die Drain-Source-Laststrecke des Auswahltransistors 19 mit der Ausleseschaltung 22 verbunden wird. Damit kann die in einer speziellen Speicherzelle 12 gespeicherte Information, die sich als entsprechende Ladung auf der Bitleitung 14 äußert, über die Ausleseschaltung 22 ausgelesen werden. Die Ausleseschaltung 22, auf die anhand der nachfolgenden 3-7 noch eingehend eingegangen wird, ist dazu ausgelegt, das die jeweilige Information in einer Speicherzelle 12 repräsentierende Signal, welches relativ schwach ausgebildet sein kann, für eine anschließende Auswertung zu verstärken und weiterzuleiten.
3 zeigt anhand eines schematischen Schaltbildes einen Ausschnitt eines vereinfachten ROM-Speichers mit Multiplexerschaltung und Leseverstärker zur Darstellung eines weiteren Ausführungsbeispiels der Erfindung. Das Speicherzellenfeld 11 des ROM-Speichers 10 ist hier als 4 × 4 Speichermatrix, die also 4 Spalten und 4 Zeilen und somit insgesamt 16 Speicherzellen 12 aufweist, ausgebildet. Wie in 2 enthalten auch hier die einzelnen Speicherzellen 12 zur Speicherung der entsprechenden Informationen NFETs. Jede Versorgungsleitung 15 ist darüber hinaus mit einem Inverter 30 ausgestattet, der dazu ausgelegt ist, ein entsprechendes Potenzial VVDD0-WDD3 auf der entsprechenden Versorgungsleitung 15 zu treiben.
Mit WL0-WL3 sind in der 3 dabei die Potenziale auf den entsprechenden Wortleitungen 13, mit WDD0-WDD3 die verschiedenen Potenziale auf den Versorgungsleitungen 15 und mit BL0-BL3 die Potenziale auf den Bitleitungen 14 bezeichnet.
Die Bitmultiplexerschaltung 20 weist eine der Anzahl der Spalten entsprechende Anzahl an Auswahltransistoren 19 auf, wobei jeder Auswahltransistor 19 mit einer zugeordneten Bitleitung 14 verbunden ist. Steuerseitig wird ein jeweiliger Auswahltransistor 19 über Steuersignale Y0-Y3 angesteuert. Die jeweiligen Auswahltransistoren 19 sind speicherzellenfeldseitig mit ihrem ersten Lastanschluss mit einer jeweiligen Bitleitung 14 verbunden. Mit dem jeweils anderen Lastanschluss sind die verschiedenen Auswahltransistoren 19 miteinander kurzgeschlossen und mit einer gemeinsamen Datenleitung 21 verbunden.
Diese Datenleitung 31 ist dazu ausgelegt, ein entsprechendes Datensignal DL weiterzuleiten. Dieses Datensignal DL enthält eine aus einer Speicherzelle 12, die über entsprechende Bitleitungen 14 und Wortleitungen 13 ausgewählt wurde, ausgelesene Information. Das Datensignal DL wird zur weiteren Auswertung dahingehend, ob die in dem Datensignal DL enthaltene Information einer logischen "0" oder einer logischen "1" zugeordnet wird, der Ausleseschaltung 22 zugeführt. Im vorliegenden Ausführungsbeispiel weist die Ausleseschaltung 22, die nachfolgend auch als Sense Amplifier-Schaltung oder als Leseverstärkerschaltung bezeichnet wird, zwei gegengekoppelte Inverter 31, 32 auf, die hier als Vergleicherschaltung fungieren. Der erste der beiden Inverter 31 ist eingangsseitig, gegebenenfalls über weitere Schaltungen, mit der Datenleitung 21 und ausgangsseitig mit dem Ausgangsanschluss 33 zum Ausgeben eines Ausgangssignals OUT verbunden. Der zweite der beiden Inverter 32 ist anti-parallel zu dem ersten Inverter 31 angeordnet und dient der Rückkopplung des über den ersten Inverter 31 verglichenen Signals der Datenleitung DL. Somit ist mithin eine Vergleicherschaltung 31 32 mit Mitkopplung realisiert. Es versteht sich von selbst, dass diese Vergleicherschaltung 31, 32 auch auf andere Weise, beispielsweise durch lediglich einen Inverter oder eine Kaskadenschaltung mehrerer Invertern, ausgebildet sein kann.
Der ROM-Speicher 10 und insbesondere dessen Ausleseschaltung 22 ist darüber hinaus mit einer Einrichtung zur Einstellung der Schwelle der Vergleicherschaltung 31, 32 ausgestattet. Diese nachfolgend als Schwelleneinstellschaltung bezeichnete Schaltung wird nachfolgend in den 4-7 noch detailliert beschrieben.
In dem Ausführungsbeispiel in 3 enthält die Ausleseschaltung 22 als Bestandteil der Schwelleneinstellschaltung 4 Transistoren, beispielsweise P-Kanal MOSFET-Transistoren – nachfolgend kurz als PFET bezeichnet. Zwei dieser PFETs T1, T3 sind steuerseitig mit der Datenleitung 21 verbunden. Die gesteuerten Strecken dieser Transistoren T1, T3 sind parallel zueinander angeordnet. Dabei sind deren versorgungsseitige Lastanschlüsse über einen Auswahltransistor T0 mit einem ersten Versorgungsanschluss 34, der mit einem ersten, beispielsweise einem positiven Versorgungspotenzial VDD beaufschlagt ist, verbunden. Der Auswahltransistor T0 wird durch ein Steuersignal SAONB angesteuert. Die ausgangsseitigen Anschlüsse der Transistoren T1, T3 sind über einen gemeinsamen Knoten 35 mit der Vergleicherschaltung 31, 32 und hier insbesondere mit dem Eingang des ersten Inverters 31 verbunden.
Die beiden anderen Transistoren T2, T4 sind bezüglich deren gesteuerte Strecken ebenfalls parallel zueinander angeordnet, wobei deren versorgungsseitige Anschlüsse über den Auswahltransistor T0 mit dem Versorgungsanschluss 34 verbunden sind. Deren ausgangsseitige Anschlüsse sind über einen Knoten 36 der Vergleicherschaltung 31, 32 direkt mit dem Ausgang 33 verbunden. Der Transistor T2 ist steuerseitig mit einem zweiten Versorgungsanschluss 37, der mit einem zweiten Versorgungspotenzial, beispielsweise einem Bezugspotenzial VSS beaufschlagt ist, verbunden. Der Transistor T4 ist steuerseitig mit einer Referenzbitleitung 38, die mit einem Referenzdatensignal DLREF beaufschlagt ist, verbunden. Diese Referenzbitleitung 38 ist über einen weiteren Auswahltransistor 39 mit einem Referenzteil des Speicherzellenfeldes 11 verbunden. Dieser Auswahltransistor 39 ist Teil der Bitmultiplexerschaltung 20 und zugleich auch Bestandteil der Schwelleneinstellschaltung. Der Auswahltransistor 39 wird über ein eigens dafür vorgesehenes Referenzsignal REF angesteuert.
Auf einer Referenzseite des Speicherzellenfeldes 11 ist eine zusätzliche, so genannte Referenzspalte vorgesehen. Diese Referenzspalte enthält insgesamt vier, d.h. eine der Anzahl der Zeilen entsprechende Anzahl an Referenzspeicherzellen 40. Die Referenzspalte mit den vier Referenzspeicherzellen 40 ist ebenfalls Bestandteil der Schwelleneinstellschaltung. Diese Referenzspeicherzellen 40 werden über dieselben Wortleitungen 13 wie die Speicherzelle 12 angesteuert. Versorgungsseitig sind die NFETs der Referenzspeicherzellen 40 mit einer Versorgungsleitung 41 verbunden, die mit einem Versorgungspotenzial VVDDREF beaufschlagt ist. Bei entsprechender Aktivierung einer Referenzspeicherzelle 40 über eine entsprechende Wortleitung 13 und Versorgungsleitung 41 kann ein Referenzdatensignal DLREF, welches eine Information der entsprechenden Referenzspeicherzelle 40 enthält, über die Referenzbitleitung 38 ausgelesen werden und über die gesteuerte Strecke des Auswahltransistors 39 dem Steuereingang des Transistors T4 zugeführt werden.
Das Paar über kreuz gekoppelter Inverter 31, 32 wird somit über die Aushänge der Transistoren T1-T4 gesteuert. Die Transistoren T1-T4 sind vorzugsweise identisch dimensioniert, d.h. sie weisen die gleichen Kanallängen und Kanalweiten und auch vorzugsweise dieselben Oxiddicken des Gateoxids auf. Die Transistoren T1-T4 sind bezüglich deren gesteuerten Strecken und bezüglich deren Versorgungsspannung symmetrisch angeordnet, was sich insbesondere auch aufgrund der identischen Größe der Transistoren T1-T4 ergibt. Es reicht allerdings auch aus, wenn nur die Transistoren T3, T4 identisch zueinander aufgebaut sind und die Transistoren T1, T2 identisch zueinander aufgebaut sind.
Aufgrund der Ansteuerung des Steueranschlusses des PFET T2 durch das Bezugspotenzial VSS ist der Transistor T2 immer eingeschaltet. In einer Minimalvariante wäre es allerdings auch denkbar, auf den Transistor T2 zu verzichten. Der Transistor T2 ist allerdings insbesondere aus Symmetriegründen besonders vorteilhaft. Darüber hinaus ist der Transistor T2 auch zur Reduzierung parasitärer Kapazitäten von Vorteil.
Nachfolgend wird die Funktionsweise der Schwelleneinstellschaltung in Zusammenhang mit dem ROM-Speicher 10 und insbesondere dessen Ausleseschaltung 22 erläutert:
Bei einem Auslesevorgang einer spezifischen Speicherzelle 12 des Speicherzellenfeldes 11 wird dessen Inhalt über die Datenleitung 21 und die Transistoren T3, T1 den über kreuz gekoppelten Invertern 31, 32, zugeführt. Gleichzeitig wird auch der Inhalt einer entsprechenden Referenzspeicherzelle 40 über die Referenzbitleitung 38 ausgelesen. Die Referenzbitleitung 38 zeigt insbesondere bei einem Auslesevorgang für eine logische "1" dasselbe Verhalten wie die entsprechende Bitleitung 14, die mit der auszulesenden Speicherzelle 12 verbunden ist. Insbesondere sind bevorzugt auch die Länge der entsprechenden Bitleitung 14 und der Referenzbitleitung 38 gleich lang oder zumindest ähnlich lang ausgebildet. In gleicher weise verhält sich auch der Auswahltransistor 39 der Bitmultiplexerschaltung 20 wie der entsprechende Auswahltransistor 19, der die entsprechende Bitleitung 14 auswählt. Bei einem Auslesevorgang bildet diese Referenzbitleitung 38 einen Spannungsverlauf eines auszulesenden Datensignals DL auf der Bitleitung 14 ab, d.h. das Referenzdatensignal DLREF würde in diesem Falle dem Datensignal DL entsprechen. Dies insbesondere deshalb, da die Elemente der Schwelleneinstellschaltung und dabei insbesondere die Referenzzellen 40, die Referenzbitleitung 38, der Referenzauswahltransistor 39 und die Transistoren T2, T4 den entsprechenden speicherzellenfeldseitigen Elementen entsprechen. Auf diese Weise verhält sich die Referenzbitleitung in ihrem Spannungsverlauf beim Auslesevorgang mehr oder weniger wie eine Bitleitung, auf der gerade eine "1" ausgelesen wird.
Die Idee der vorliegenden Erfindung besteht darin, zur Bildung eines Differenzsignals für den Leseverstärker eine Reduzierung des Einflusses der Spannung des Referenzdatensignals DLREF auf die Vergleicherschaltung, in den vorliegenden Ausführungsbeispielen eine Halbierung des Einflusses, bereitzustellen. Dies geschieht dadurch, das auf der Seite des Speicherzellenfeldes 11 zwei (oder auch mehr) Transistoren T3, T1 über das entsprechende Datensignal DL auf der Datenleitung 21 angesteuert werden, wohingegen auf der Referenzseite lediglich ein einziger Transistor T4 über das Referenzdatensignal DLREF auf der Referenzbitleitung 38 angesteuert wird. Der Transistor T2 wird von dem Bezugspotenzial VSS angesteuert. Mittels der als Steuersignale fungierenden Signale DL, DLREF werden daher die Transistoren T1, T3, T4 aufgesteuert. Zuvor wird der Transistor T0 über das Steuersignal SAONB eingeschaltet, sodass die Transistoren T1, T3, T4 vor dem Aufsteuern bereits mit dem positiven Versorgungspotenzial VDD beaufschlagt sind. Die Transistoren T1, T3, T4 wirken somit als Stromteiler, wobei über die gesteuerten Strecken der speicherzellenseitigen Transistoren T1, T3 beim Beginn eines Auslesevorgangs für eine logische "0" etwa genau der doppelte Strom fließt wie über die gesteuerte Strecke des referenzseitigen Transistors T4. Auf diese weise kann eben mehr oder weniger unabhängig von Prozessschwankungen, Technologieschwankungen und unabhängig von der Wahl der eingesetzten Bauelemente die Schwelle des jeweiligen Inverters 31 ideal auf die Mitte des maximalen Spannungshubs DL-VSS beim Auslesen einer logischen "1", der hier erzielt werden kann, eingestellt werden. Auf diese Weise lässt sich ein ausgelesenes Datensignal DL sehr exakt einer logischen "0" oder einer logischen "1" zuordnen.
4 zeigt ein Blockschaltbild eines ersten Ausführungsbeispiels eines Leseverstärkers für den ROM-Speicher aus 3. Der besseren Übersichtlichkeit halber ist hier die Bitmultiplexerschaltung 20 sowie das Speicherzellenfeld 11 nicht dargestellt worden.
Die Ausleseschaltung 22 umfasst drei zusätzliche Transistoren T9, T10, T11. Diese Transistoren T9-T11 dienen dem Voraufladen von Knoten der Ausleseschaltung 22 und werden auch als Ladetransistoren T9-T11 oder als so genannte Precharge-Transistoren bezeichnet. Die Ladetransistoren T9-T11 werden jeweils über Steuersignale PC1-PC3 angesteuert. Versorgungsseitig sind die Transistoren T9-T11 jeweils mit dem zweiten Versorgungsanschluss 37 verbunden und werden somit versorgungsseitig mit dem Bezugspotenzial VSS beaufschlagt. Ausgangsseitig ist der Transistor T9 mit dem Knoten 35 am gemeinsamen Ausgang der beiden Transistoren T1, T3 verbunden. Der Transistor T10 ist ausgangsseitig mit dem Knoten 36 am gemeinsamen Ausgang der beiden Transistoren T2, T4 verbunden. Der Transistor T11 ist ausgangsseitig mit einem gemeinsamen Knoten 42 zwischen dem Auswahltransistor T0 und den versorgungsseitig kurzgeschlossenen Transistoren T1-T4 verbunden.
Werden die Transistoren T9-T11 durch jeweilige Steuersignale PC1-PC3 eingeschaltet, dann werden die entsprechenden Knoten 35, 36, 42 mit dem Bezugspotenzial VSS beaufschlagt und damit in einen definierten Ladezustand versetzt. Auf diese Weise können vor einem Lesevorgang die entsprechenden Knoten 35, 36, 42 und damit der Leseverstärker der Ausleseschaltung 22 in einen vordefinierten Zustand versetzt werden.
Üblicherweise werden die Transistoren T9-T11 kurz vor einem Auslesevorgang eingeschaltet, so dass die entsprechenden Knoten 35, 36, 42 beim Auslesen bereits auf das definierte Potenzial aufgeladen sind. Vorzugsweise unmittelbar vor dem Auslesevorgang werden diese Transistoren T9-T11 wieder ausgeschaltet, so dass während des Auslesevorgangs keine Querströme, die zu Verlusten führen würden, zwischen den Ladetransistoren T9-T11 einerseits und den Transistoren T0-T4 des Leseverstärkers 22 andererseits entstehen können.
5 zeigt ein Blockschaltbild eines zweiten Ausführungsbeispiels eines Leseverstärkers für den ROM-Speicher aus 3.
Im Unterschied zu dem Ausführungsbeispiel in der 3 ist hier der Steueranschluss des Transistors T2 nicht mit dem Bezugspotenzial VSS beaufschlagt. Hier ist eine Schaltung 43 zur Erzeugung eines Bezugspotenzial-ähnlichen Signals S1 vorgesehen. Es handelt sich hier um ein Signal S1, welches dem Bezugspotenzial VSS entspricht. Diese Schaltung 43 fungiert als Steuersignalgenerator. Im Unterschied zu dem Ausführungsbeispiel in 3, bei dem der Steueranschluss des Transistors T2 starr mit dem Bezugspotenzial VSS verbunden ist, ist das Potenzial dieses Signals S1 eben nicht fest vorgegeben. Es handelt sich hier um ein vom Bezugspotenzial VSS ähnliches Signal, welches Kopplungseffekten (z.B. Miller-Kopplung) über die Gate-Kapazitäten der verschiedenen Elemente und Transistoren des Leseverstärkers wie auch der verschiedenen Speicherzellentransistoren und deren Zuleitungen Rechnung trägt. Bei diesen eben genannten Elementen kann es zu Kopplungseffekten über die entsprechenden Gate-Kapazitäten der jeweiligen Transistoren kommen, die sich dann auch in dem Signal S1 widerspiegeln.
Der Steueranschluss des Transistors T2 erhält, falls der Transistor T0 eingeschaltet wird, dieselbe Gate-Source-Kopplung wie die übrigen Transistoren T1, T3, T4. Ohne eine entsprechende Ansteuerung des Transistors T2 durch die Schaltung 43 würde dieser starr mit einem vorgegebenen Bezugspotenzial VSS beaufschlagt sein, was zu einer unerwünschten Fehlanpassung führen würde. Da die verschiedenen Transistoren T1-T4 zur definierten Einstellung der Schwelle der Inverter 31, 32 möglichst symmetrisch zueinander angeordnet sein sollen, ist es auch erforderlich, dass deren Gate-Kapazitäten möglichst eine gleiche oder zumindest ähnliche Kopplung aufweisen. Aus diesem Grunde wird der Steueranschluss des Transistors T2 über die Schaltung 43 mit einem Steuersignal S1 derart angesteuert, so dass der Steueranschluss des Transistors T2 sich ähnlich wie die Steueranschlüsse der Transistoren T3, T1 einerseits und des Steueranschlusses des Transistors T4 andererseits verhält. Auf diese Weise weisen sämtliche Transistoren T1-T4 ein etwa ähnliches Einschaltverhalten auf, auch wenn der Transistor T2 eben nicht durch entsprechende Datensignale DL bzw. Datenreferenzsignale DLREF angesteuert wird. Mittels der Schaltung 43 kann somit der Transistor T2 so mit einem optimierten Signal S1 angesteuert werden, sodass eine optimale Symmetrie der Transistoren T1-T4 des Leseverstärkers 22 gewährleistet ist.
6 zeigt ein Ausführungsbeispiel für eine solche Schaltung 43 zur Erzeugung eines Steuersignals S1 für den Transistor T2. Die Schaltung 43 enthält einen NFET 45 und einen PFET 46. Der NFET 45 entspricht einem entsprechenden NFET eines Auswahltransistors. Der NFET 45 ist mit seiner gesteuerten Strecke zwischen dem Knoten 44 und dem Versorgungsanschluss 37 geschaltet. Der Steueranschluss des NFET 45 ist mit dem Versorgungspotenzial VDD beaufschlagt, so dass er stets eingeschaltet ist. Da der NFET-Transistor 45 stets eingeschaltet ist, wird somit der Knoten und damit die Steuerleitung 48 stets mit einem Potenzial beaufschlagt, welches ähnlich dem Bezugspotenzial VSS ist. Es existiert auf diese Weise keine starre Verbindung zu dem Potenzial der Bezugsmasse VSS. Vielmehr wird dieses Potenzial VSS über die gesteuerte Strecke des NFET 45 auf die Datenleitung 48 übertragen.
Zusätzlich ist ein PFET 46 vorgesehen, dessen Steueranschluss direkt mit dem Knoten 44 und damit der Steuerleitung 48 verbunden ist. Da dessen Steueranschluss mit dem Signal S1, welches nahe dem Bezugspotenzial VSS ist, beaufschlagt ist, ist der PFET 46 stets eingeschaltet. Die Lastanschlüsse des PFET 46 sind miteinander kurzgeschlossen und mit dem Versorgungsanschluss 37 und damit mit dem Bezugspotenzial VSS verbunden. Der PFET 46 ist dazu ausgelegt, die verschiedenen Kapazitäten des Leseverstärkers 22 zu modellieren.
7 zeigt ein Blockschaltbild eines dritten Ausführungsbeispiels eines Leseverstärkers für den ROM-Speicher aus 3. In diesem Ausführungsbeispiel sind zwei Ausleseschaltungen 22, wie sie in der 5 dargestellt sind, vorgesehen. Jede dieser Ausleseschaltungen 22, 22a ist über entsprechende Datenleitungen 21, 21a mit einem jeweiligen Speicherzellenfeld 11 (in 7 nicht dargestellt) verbunden. Somit ist jede dieser Ausleseschaltungen 22, 22a dazu ausgelegt, jeweils ei ne Daten-Information DL0, DL1 aus jeweils einer Speicherzelle des Speicherzellenfeldes auszulesen, so dass bei einem Auslesevorgang genau zwei Speicherzellen auslesbar sind.
Vorzugsweise sind jeweils für beide Ausleseschaltungen 22, 22a derselbe Referenzauswahltransistor 39 und darüber hinaus auch dieselbe Referenzspalte, die die Referenzspeicherzellen 40 enthalten, innerhalb des Speicherzellenfeldes 11 vorgesehen. Die beiden Ausleseschaltungen 22, 22a teilen sich für die Erzeugung des Referenzdatensignals DLREF somit zumindest teilweise gemeinsame Ressourcen, insbesondere was die Referenzspeicherzellen 40 und die Auswahltransistoren 39 innerhalb der Bitmultiplexschaltung betrifft. Dasselbe gilt auch für die Schaltung 43, die von beiden Ausleseschaltungen 22, 22a genutzt wird. Ferner ist jede der Ausleseschaltungen 22, 22a, die jeweils einen Auswahltransistor T0 entsprechend 3 zum Aktivieren der Ausleseschaltung enthalten, über dasselbe Steuersignal SAONB steuerbar. Vorzugsweise können die beiden Ausleseschaltungen 22, 22a auch miteinander gekoppelt sein.
Darüber hinaus ist der Referenzbitleitung 38 einerseits und der Steuerleitung 48 andererseits jeweils eine Einrichtung 49, 50 zur Lastkompensation zugeordnet. Diese Einrichtungen 49, 50 zur Lastkompensation enthalten jeweils einen NFET, wobei ein NFET ausgangsseitig mit einer der Leitungen 38, 48 verbunden ist. Darüber hinaus sind der Steueranschluss und der versorgungsseitige Anschluss eines jeweiligen NFETs 49, 50 kurzgeschlossen und mit dem Versorgungsanschluss 37 für das Bezugspotenzial VSS verbunden. Diese Einrichtungen 49, 50 zur Lastkompensation 49, 50 dienen dem Zweck, eine Variation der an den Ausleseschaltungen 22, 22a anliegenden Last zu kompensieren.
8 zeigt ein Schaltbild eines ersten Ausführungsbeispiels einer ROM-Speicherzelle. Die Speicherzelle 12 weist einen NFET-Speichertransistor 12a auf. Der NFET 12a weist einen Ga te-Anschluss G zum gesteuerten Ein- und Ausschalten des NFETs 12a sowie einen Source-Anschluss S und einen Drain-Anschluss D auf, zwischen denen die gesteuerte Strecke des NFETs 12a vorliegt. Der Gate-Anschluss G ist an eine Wortleitung 3, der Drain-Anschluss D ist an eine Bitleitung 14 und der Source-Anschluss S ist an eine Versorgungsleitung 15 angeschlossen. Der NFET 12a weist ferner einen Substratanschluss SUB auf. Die Speicherzelle 12 in 8 ist dazu ausgelegt, einen logischen hohen Pegel zu speichern. Daher sind sowohl der Gate-Anschluss G sowie der Drain-Anschluss D jeweils mit der Wortleitung 13 bzw. der Bitleitung 14 verbunden.
Im Stand-by-Betrieb der Speicherzelle 12 ist die Wortleitung 13, die Bitleitung 14 und die Versorgungsleitung 15 und damit die entsprechenden Anschlüsse G, D, S mit dem Bezugspotenzial VSS, im vorliegenden Fall mit VSS = 0 Volt, beaufschlagt.
Darüber hinaus befindet sich auch der Substratanschluss SUB auf dem Bezugspotenzial VSS = 0 Volt. Im Stand-by-Betrieb ist somit die zwischen Source-Anschluss S und Gate-Anschluss G abfallende Gate-Source-Spannung VGS = 0 Volt sowie die zwischen Drain-Anschluss D und Gate-Anschluss G abfallende Drain-Gate-Spannung VGD = 0 Volt. Da zwischen diesen Anschlüssen D, G somit keinerlei Spannung abfällt, fließt zwischen Gate und Source sowie zwischen Gate und Drain keinerlei Leckstrom, unabhängig davon, wie dick das Gate-Oxid des NFETs 12a ist. Im Stand-By-Betrieb beträgt also der Gatestrom Null Ampere oder ist zumindest vernachlässigbar gering. Da darüber hinaus das Substrat SUB ebenfalls mit einem Null Volt Potenzial beaufschlagt ist, fällt somit zwischen dem Source-Anschluss S und dem Substratanschluss SUB sowie zwischen dem Drain-Anschluss D und dem Substratanschluss SUB ebenfalls keine Spannung ab. Somit entsteht auch keinerlei Leckstrom zwischen Source- bzw. Drain-Anschluss und dem Substrat.
8a zeigt Signal-Zeit-Diagramme für einen Auslesevorgang einer ROM-Speicherzelle, wie sie in der 8 dargestellt ist. Mit VWL ist das Potenzial der Wortleitung 13, mit VBL das Potenzial der Bitleitung 4 und mit VVDD das Potenzial der Versorgungsleitung 15 bezeichnet. Vor einem Auslesevorgang befinden sich, wie bereits anhand von 8 dargelegt wurde, sämtliche Leitungen 13, 14, 15 auf einem Bezugspotenzial VSS = 0 Volt. Zum Auslesen der in der Speicherzelle 12 gespeicherten Information ("1") wird der Source-Anschluss S über die Versorgungsleitung 5 zunächst auf ein Versorgungspotenzial VDD voraufgeladen. Nach dem Voraufladen des Source-Anschlusses S bzw. auch bereits während dem Voraufladevorgang wird der Gate-Anschluss G über die Wortleitung 13 ebenfalls mit einem Versorgungspotenzial VDD beaufschlagt, wodurch der Speichertransistor 12a auf gesteuert wird. Aufgrund der Spannungsdifferenz zwischen Source und Drain fließt damit ein Drain-Source-Strom, was dazu führt, dass das Potenzial VBL am Drain-Anschluss D und somit an der Bitleitung 14 zunehmend steigt. Dieses steigende Potenzial kann über den Leseverstärker, der dieses Signal als hohen logischen Pegel interpretiert, ausgelesen werden.
Typischerweise ist das Voraufladen des Source-Anschlusses S über die Versorgungsleitung 15, insbesondere aufgrund der Leitungskapazitäten innerhalb eines ROM-Speichers, relativ unvollständig, was unmittelbar auch dazu führt, dass das Potenzial am Drain-Anschluss auch nicht vollständig auf das Versorgungspotenzial VDD steigt. Typischerweise reicht aber bereits ein gewisser Potenzialhub von beispielsweise etwa 10%-50% des Versorgungspotenzials VDD an der Bitleitung 14 aus, damit dieses Signal von dem Leseverstärker als logischer hoher Pegel interpretiert werden kann bzw. von einem logischen niedrigen Pegel unterschieden werden kann. Selbst wenn bei einem Auslesevorgang das Potenzial VSS an der Versorgungsleitung 15 nicht den idealen Wert des Betriebspotenzials VDD erreicht, hat die Speicherzelle 1 ihren maximalen Sättigungsstrom, da die zwischen Gate- und Source-Anschluss G, S abfallende Spannung V_GS gleich dem Versorgungspotenzial VDD ist.
9 zeigt ein Schaltbild eines zweiten Ausführungsbeispiels einer ROM-Speicherzelle, die zum Speichern eines logischen niedrigen Pegels („0") ausgelegt ist. Im Unterschied zu dem Ausführungsbeispiel in der 8 ist hier der Drain-Anschluss D NFETS 12b nicht an die Bitleitung 14 angeschlossen. Der Drain-Anschluss D befindet sich somit gewissermaßen auf einem "floatenden", nicht definierten Potenzial, zum Beispiel aufgrund des Substratpotenzials VSS auf einem Potenzial nahe des Bezugspotenzials VSS. Der Source-Anschluss S und der Gate-Anschluss G befinden sich weiterhin auf einem Bezugspotenzial von VSS = 0 Volt. Zwischen Source und Gate ergibt sich – wie oben in dem Ausführungsbeispiel in 8 – keinerlei Leckstrom. In gleicher Weise ergibt sich auch kein Leckstrom zwischen dem Source-Anschluss S und dem Substrat-Anschluss SUB. Lediglich zwischen dem Gate-Anschluss G und dem Drain-Anschluss D einerseits sowie zwischen dem Drain-Anschluss D und dem Substrat-Anschluss SUB ergeben sich geringfügige Leckströme die aber aufgrund der Tatsache, dass der Drain-Anschluss D ein floatendes Potenzial nahe des Bezugspotenzials VSS aufweist, ebenfalls vernachlässigbar gering sind.
Für einen Auslesevorgang (siehe 9a) wird zunächst die Versorgungsleitung 15 mit dem Versorgungspotenzial VDD voraufgeladen. Anschließend wird der Gate-Anschluss G über die Wortleitung 31 mit dem Versorgungspotenzial VDD aufgeladen. Da der Drain-Anschluss D allerdings nicht an die Bitleitung 14 angeschlossen ist, bleibt die Bitleitung 14 auf dem Bezugspotenzial VSS = 0 Volt, so dass ein Leseverstärker den Inhalt dieser Speicherzelle 12 als einen niedrigen logischen Pegel interpretiert.
Obgleich die vorliegende Erfindung vorstehend anhand vorteilhafter Ausführungsbeispiele beschrieben wurde, sei sie nicht darauf beschränkt, sondern auf mannigfaltige Art und Weise modifizierbar.
So sei die Erfindung nicht ausschließlich auf die Verwendung von als NMOS-Transistoren ausgebildeten Speichertransistoren bzw. Auswahltransistoren beschränkt, sondern kann selbstverständlich auch auf PMOS-Transistoren erweitert werden. Als Speichertransistoren können selbstverständlich auch andere Transistortypen, beispielsweise JFETs, Bipolartransistoren oder dergleichen, verwendet werden, wenngleich sich MOSFETs als Speichertransistoren besonders gut eignen. Darüber hinaus ist durch Austausch der Leitfähigkeitstypen N gegen P und umgekehrt eine Vielzahl unterschiedlicher Ausführungsbeispiele angebbar.
Es versteht sich von selbst, dass die Schaltungstopographien einer einzelnen ROM-Speicherzelle, der Ausleseverschaltung und des ROM-Speichers modifiziert oder verändert werden können, ohne dass vom Wesen der Erfindung abgewichen wird.
Denkbar wäre auch eine umgekehrte Logik als in der Erfindung beschrieben, dass heißt ein hoher Signalpegel entspricht einer „0" und ein niedriger Signalpegel entspricht „1".
Auch wäre statt der Verwendung eines Bezugspotenzials von 0 Volt selbstverständlich auch ein anderes Bezugspotenzial denkbar.
Wenngleich in den Ausführungsbeispielen lediglich beispielhaft wenige Speicherzellen bzw. lediglich ein einziges Speicherzellenfeld eines ROM-Speichers dargestellt wurden, versteht es sich von selbst, dass ein ROM-Speicher beliebig komplex ausgebildet sein kann und entsprechend eine beliebige Vielzahl von Speicherzellen bzw. Speicherzellenfelder aufweisen kann.

1: Speicherzellenfeld
2, 2', 2'': Speicherzellen, NFET
3: Bitleitungen
4: Wortleitungen
5: Verbindungsleitungen
6: Inverter, Leseverstärker
7: Bitleitungsmultiplexer
8: Auswahltransistoren
10: Speicherbaustein, ROM-Speicher
11: Speicherzellenfeld
12: ROM-Speicherzellen, NFETs
12a, 12b: Speicherzellentransistoren, NFETs
13: Wortleitungen
14: Bitleitungen
15: Versorgungsleitungen
16: Zeilendecoder
17: Spaltendecoder
18: Vorladeschaltung
19: Auswahltransistor
20: Bitmultiplexerschaltung
21: Datenleitung
22: Ausleseschaltung
23: Eingangsanschluss
24: Referenzeingang
30: Inverter, Treiber
31, 32: Inverter, Vergleicherschaltung, Sense-Amplifier
33: Ausgangsanschluss
34: erster Versorgungsanschluss
35, 36: Knoten
37: zweiter Versorgungsanschluss
38: Referenzbitleitung
39: Referenzauswahltransistor
40: Referenzspeicherzellen
41: Referenzversorgungsleitungen
42: Knoten
43: Schaltung zur Erzeugung eines Steuersignals, Steuersignalgenerator
44: Steuersignaleingang
45: NFET
46: PFET
48: Steuerleitung
49, 50: Einrichtungen zur Lastkompensation
S1: Steuersignal
T0-T4: Transistoren des Leseverstärkers
Y0-Y3: Steuersignale
REF: Steuersignal
DL: Datensignal
DLREF: Datenreferenzsignal
T9-T11: Ladetransistoren, Precharge-Transistoren
PC1-PC3: Steuersignale
SAONB: Steuersignal
VSS: Massepotenzial
VDD: Versorgungspotenzial
D: Drain-Anschluss
S: Source-Anschluss
G: Gate-Anschluss
BL0-BL3: Potenzial auf Bitleitungen
VVDD0-VVDD3: Potenzial auf Versorgungsleitungen
WL0-WL3: Potenzial auf Wortleitungen
OUT: Ausgangssignal
SUB: Substratanschluss
VWL: Wortleitungspotenzial
VVDD: Versorgungsleitungspotenzial
VBL: Bitleitungspotenzial

Claims

Ausleseschaltung (22) für oder in einem ROM-Speicher (10), mit einem Eingang (23), in welchen ein Lesesignal (DL) einkoppelbar ist, welches abhängig von der in dem Lesesignal (DL) enthaltenen Information einen bezogen auf ein Bezugspotenzial (VSS) ersten hohen Signalpegel oder einen bezogen auf ein Bezugspotenzial (VSS) zweiten niedrigen Signalpegel aufweist, mit einer Vergleicherschaltung (31, 32) zum Vergleichen des Lesesignals (DL) mit einer einstellbaren Schwelle, mit einer Schwelleneinstellschaltung, die dazu ausgelegt ist, die Schwelle der Vergleicherschaltung (31, 32) bezogen auf den ersten und zweiten Signalpegel der eingekoppelten Lesesignale (DL) einzustellen, mit einem Steuersignalgenerator (43), welcher zur Ansteuerung der Schwelleneinstelleinrichtung ein dem Lesesignal (DL), insbesondere dem Lesesignal (DL) mit dem niedrigen Signalpegel, ähnliches Steuersignal (S1) erzeugt.
Ausleseschaltung nach Anspruch 1, bei der die Vergleicherschaltung (31, 32) an einem Ausgang (33) ein Ausgangssignal (OUT) bereitstellt, dem abhängig von dem Vergleich des Lesesignals mit der aktuell eingestellten Schwelle ein erster hoher oder ein zweiter niedriger logischer Pegel zugeordnet ist.
Ausleseschaltung nach wenigstens einem der vorstehenden Ansprüche, bei der die Vergleicherschaltung (31, 32) zwei über kreuz gekoppelte Inverter aufweist.
Ausleseschaltung nach wenigstens einem der vorstehenden Ansprüche, bei der die Schwelleneinstellschaltung zwischen dem Eingang (23) und der Vergleicherschaltung (31, 32) angeordnet ist.
Ausleseschaltung nach wenigstens einem der vorstehenden Ansprüche, bei der die Schwelleneinstellschaltung zumindest zwei erste Transistoren (T1, T3) aufweist, die steuerseitig mit einem Eingang (23) verbunden sind, die bezogen auf deren gesteuerten Strecken parallel zueinander zwischen einem Versorgungsanschluss (34) und der Vergleicherschaltung (31, 32) angeordnet sind.
Ausleseschaltung nach wenigstens einem der vorstehenden Ansprüche, bei der die Schwelleneinstellschaltung zumindest einen zweiten und einen dritten Transistor (T4, T2) aufweist, die bezogen auf deren gesteuerten Strecken parallel zueinander zwischen einem Versorgungsanschluss (34) und dem Ausgang (33) angeordnet sind, wobei der zweite Transistor (T4) steuerseitig mit einem Referenzeingang (24) verbunden ist, in den ein dem Lesesignal (DL) ähnliches Referenzlesesignal (DLREF) einkoppelbar ist, und der dritte Transistor (T2) steuerseitig mit einem Steuereingang (44) zur Einkopplung des Steuersignal (S1) verbunden ist.
Ausleseschaltung nach wenigstens einem der Ansprüche 5 oder 6, bei der die Transistoren (T1-T4) der Schwelleneinstelleinrichtung symmetrisch zueinander angeordnet sind.
Ausleseschaltung nach wenigstens einem der Ansprüche 6 oder 7, bei der die Schwelleneinstelleinrichtung derart ausgebildet ist, dass bei einem Auslesevorgang der Steueranschluss des dritten Transistors (T2) durch das Steuersignal (S1) dieselbe Gate-Source-Kopplung wie die Steueranschlüsse der ersten und zweiten Transistoren (T1, T3, T4) aufweist.
Ausleseschaltung nach wenigstens einem der Ansprüche 6 bis 8, bei der der Steuersignalgenerator (43) einen vierten Transistor (45) aufweist, der einem an die Ausleseschaltung (22) anschließbaren Auswahltransistor (19) entspricht, der durch seine Ansteuerung stets eingeschaltet ist und der das Bezugspotenzial (VSS) über seine gesteuerte Strecke einem Steueranschluss des dritten Transistors (T2) zuführt.
Ausleseschaltung nach wenigstens einem der Ansprüche 6 bis 9, bei der der Steuersignalgenerator einen fünften Transistor (46) aufweist, dessen Steueranschluss direkt mit dem Steueranschluss des dritten Transistors (T2) verbunden ist und dessen Lastanschlüsse miteinander kurzgeschlossen und mit dem Bezugspotenzial (VSS) beaufschlagt sind.
Ausleseschaltung nach wenigstens einem der vorstehenden Ansprüche, bei der zumindest zwei Ausleseschaltungen (22, 22a) vorgesehen sind, die über jeweilige Datenleitungen (21, 21a) mit jeweils einem Speicherzellenfeld (11) verbunden sind.
Ausleseschaltung nach Anspruch 11, bei der den zumindest zwei Ausleseschaltungen (22, 22a) zumindest teilweise dieselbe Schwelleneinstellschaltung zugeordnet ist.
Ausleseschaltung nach Anspruch 11 oder 12, bei der den zumindest zwei Ausleseschaltungen (22, 22a) derselbe Steuersignalgenerator (43) zugeordnet ist.
Ausleseschaltung nach wenigstens einem der vorstehenden Ansprüche, bei der eine Voraufladeeinrichtung (T9-T11) zum Voraufladen eines eingangsseitigen Knotens (35), eines ausgangsseitigen Knotens (36) und/oder eines versorgungsseitigen Knotens (42) innerhalb der Schwelleneinstelleinrichtung mit einem vorgegebenen Potenzial (VSS), insbesondere mit dem Bezugspotenzial (VSS), vorgesehen ist.
Ausleseschaltung nach wenigstens einem der vorstehenden Ansprüche, bei der zumindest eine Einrichtung (49, 50) zur Lastkompensation vorgesehen ist, die einer Referenzbitleitung (38) und/oder einer für das Steuersignal vorgesehenen Steuerleitung (48) zugeordnet ist/sind und die der Kompensation einer Last auf der Referenzbitleitung (38) bzw. der Steuerleitung (48) dient/dienen.
ROM-Speicher (10) mit zumindest einem Speicherzellenfeld (11), welches eine Vielzahl von Leckstrom optimierten ROM-Speicherzellen (12) aufweist, mit einer Ausleseschaltung (22) nach einem der vorherigen Ansprüche, mittels der Leseinformationen aus zumindest einer Speicherzelle (12) auslesbar sind, mit einer zwischen dem Speicherzellenfeld (11) und der Ausleseschaltung angeordneten Bitmultiplexerschaltung (20), die für einen Auslesevorgang eine hinsichtlich der gespeicherten Information auszulesende Speicherzelle (12) mit der Ausleseschaltung (22) verbindet.
ROM-Speicher nach Anspruch 16, mit einer Vielzahl von Wortleitungen (13), Bitleitungen (14) und Versorgungsleitungen (15), wobei die Wortleitungen (13), die Bitleitungen (14) und die Versorgungsleitungen (15) eines Speicherzellenfeldes (11) im Stand-by-Betrieb jeweils mit dem gleichen Bezugspotenzial (VSS) beaufschlagt sind.
ROM-Speicher nach Anspruch 17, bei dem als Bezugspotenzial (VSS) ein Potenzial von 0 Volt vorgesehen ist.
ROM-Speicher nach einem der Ansprüche 16 bis 18, bei dem die Speicherzellen (12) des Speicherzellenfeldes (11) jeweils einen mit einer Wortleitung (13) verbundenen ersten Anschluss (G) sowie einen zweiten Anschluss (D) und einen dritten Anschluss (S) aufweisen, wobei der zweite Anschluss (D) mit einer Bitleitung (14) verbunden ist und/oder der dritte Anschluss (S) mit einer Versorgungsleitung (15) zum Voraufladen des dritten Anschlusses (S) verbunden ist.
ROM-Speicher nach einem der Ansprüche 16 bis 19, bei dem zumindest eine der Speicherzellen (12) einen Speichertransistor (12) aufweist, der als n-Kanal Transistor (12), insbesondere als NMOS-Transistor (12), ausgebildet ist.
ROM-Speicher nach Anspruch 20, bei dem der Speichertransistor (12) einen vierten Anschluss (SUB) aufweist, der den Substratanschluss (SUB) des Speichertransistors (12) bildet und der im Stand-by-Betrieb mit dem Bezugspotenzial (VSS) beaufschlagt ist.
ROM-Speicher nach einem der Ansprüche 16 bis 21, bei dem zumindest eine Speicherzelle (12) zum Speichern eines ersten logischen Pegels ausgelegt ist, bei dem der zweite Anschluss (D) mit der Bitleitung (14) und der dritte Anschluss (S) mit der Versorgungsleitung (15) verbunden ist und bei dem alle Anschlüsse (G, D, S) in einem energiesparenden Betrieb mit demselben Bezugspotenzial (VSS) beaufschlagt sind.
ROM-Speicher nach einem der Ansprüche 16 bis 22, bei dem zumindest eine Speicherzelle (12) zum Speichern eines zweiten logischen Pegels ausgelegt ist, bei dem nur der zweite Anschluss (D) mit der Bitleitung (14) oder nur der dritte Anschluss (S) mit der Versorgungsleitung (15) oder weder der zweite Anschluss (D) mit der Bitleitung (14) noch der dritte Anschluss (S) mit der Versorgungsleitung (15) verbunden ist und bei dem der an die Bitleitung (14) bzw. der an die Versorgungsleitung (15) angeschlossene Anschluss (D, S) sowie der erste Anschluss (G) mit demselben Bezugspotenzial (VSS) beaufschlagt sind.
ROM-Speicher nach einem der Ansprüche 22 oder 23, bei dem erste logische Pegel einen logischen hohen Pegel ("1") und der zweite logische Pegel einen logischen niedrigen Pegel ("0") bezeichnet.
ROM-Speicher nach einem der Ansprüche 16 bis 25, bei dem eine Einrichtung (14) zum Voraufladen der Versorgungsleitungen (15) vorgesehen ist, welche dazu ausgelegt ist, unmittelbar vor einem Auslesen einer Speicherzelle (12) zumindest die dieser auszulesenden Speicherzelle (12) zugeordnete Versorgungsleitung (15) auf ein erstes Potenzial (VDD) aufzuladen.
ROM-Speicher nach einem der Ansprüche 16 bis 24, bei dem einer jeweiligen Bitleitung (14) zumindest ein Auswahltransistor (19) zugeordnet ist, der mit seiner gesteuerten Strecke zwischen der diesem Auswahltransistor (19) zugeordneten Bitleitung (14) und der Ausleseschaltung (22) angeordnet ist.
ROM-Speicher nach Anspruch 26, bei dem der Auswahltransistor (19) als n-Kanal Transistor (15), insbesondere als NMOS-Transistor (19), ausgebildet ist.
ROM-Speicher nach einem der Ansprüche 16 bis 27, bei dem das Speicherzellenfeld (11) eine Referenzspalte mit einer Vielzahl von Referenzspeicherzellen (40) aufweist, die mit dem Referenzeingang (24) der Ausleseschaltung (22) verbunden ist, wobei bei einem Auslesevorgang zugleich ein Referenzlesesignal (DLREF) aus einer zur ausgelesenen Speicherzelle (12) entsprechenden Referenzspeicherzelle (40) ausgelesen wird und dem Referenzeingang (24) zugeführt wird.
ROM-Speicher nach einem der Ansprüche 26 bis 29, bei dem die Bitmultiplexerschaltung (20) einen dem Auswahltransistor (19) entsprechenden Referenzauswahltransistor (39) aufweist, der mit seiner gesteuerten Strecke zwischen der Ausleseschaltung (22) und den Referenzspeicherzellen (40) der Referenzspalte angeordnet ist.
Verfahren zum Auslesen eines ROM-Speichers (10), insbesondere eines ROM-Speichers (10) nach einem der Ansprüche 16 bis 29, mit den Schritten: – Auslesen einer Information aus einer Speicherzelle (12); – Einkoppeln eines die Information enthaltenen Lesesignals (DL) in eine Ausleseschaltung (22), welches abhängig von der enthaltenen Information einen bezogen auf ein Bezugspotenzial (VSS) ersten hohen Signalpegel oder einen bezogen auf ein Bezugspotenzial (VSS) zweiten niedrigen Signalpegel aufweist; – Einstellen einer Schwelle einer Vergleicherschaltung (31, 32) bezogen auf den ersten und zweiten Signalpegel der eingekoppelten Lesesignale (DL), wobei zur Einstellung der Schaltschwelle ein zu dem eingekoppelten Lesesignal (DL), insbesondere dem Lesesignal (DL) mit dem niedrigen Signalpegel, ähnliches Steuersignal (S1) erzeugt wird; – Vergleichen des Lesesignals (DL) mit der eingestellten Schwelle.
Verfahren nach Anspruch 30, mit dem weiteren Schritt: Ausgeben eines Ausgangssignals (OUT), dem abhängig von dem Vergleich des Lesesignals (DL) mit der aktuell eingestellten Schwelle ein erster hoher oder ein zweiter niedriger logischer Pegel zugeordnet wird.
Verfahren nach Anspruch 30 oder 31, bei der ein eingangsseitiger Knoten (35), ein ausgangsseitiger Knoten (36) und/oder ein versorgungsseitiger Knoten (42) innerhalb der Schwelleneinstelleinrichtung mit einem vorgegebenen Potenzial (VSS), insbesondere mit dem Bezugspotenzial (VSS), vor einem Auslesevorgang voraufgeladen wird.