KR100283599B1 - 메모리 코어 구조 - Google Patents

메모리 코어 구조 Download PDF

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KR100283599B1
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조지 스마란도이우
에밀 람브라체
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페레고스 조지
아트멜 코퍼레이숀
마이크 로스
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Abstract

감지 증폭기의 성능은 반도체 메모리(10)에 접속된 감지 증폭기 회로(24)에 의해 향상된다. 전류 미러 회로(341)는 코어 메모리에 인접한 패스 트랜지스터(331)의 측면에서 데이타 노드(340)에 접속된다. 전류 미러 회로(440)의 다른 측면은 메모리 기준 셀(441)로부터 제공된 전류를 변경하기 위해 접속된다. 이것은 코어 메모리 셀로부터 흐르는 전류가 없을 때 차단되지 않도록 보장하기 위해 패스 트런지스터에 루브리케이팅 전류를 제공한다. 감지증폭기의 속도는 패스 트랜지스터에 있는 더 높은 상호 컨덕턴스 레벨에 의해 향상된다. 속도는 버퍼 회로(601,602,603)를 통해 감지 노드 용량성을 감소함으로써 향상된다. 코어의 성능은 분배된 구역에서의 코어내의 분산된 기준 칼럼에 의해 향상된다.

Description

[발명의 명칭]
메모리 코어 구조
[발명의 상세한 설명]
[발명의 분야]
본 발명은 반도체 메모리 장치와 그 방법에 관한 것으로서, 더욱 상세하게는, 반도체 감지 증폭기 회로 장치와 그 방법에 관한 것이다.
[종래의 기술]
감지 증폭기는 반도체 메모리 어레이에 있는 기억 트랜지스터, 즉 코어 메모리로부터 데이타를 판독하는데 사용되는 회로이다. 공지된 감지 증폭기의 한가지예는 “자외선으로 소거 가능한 비휘발성 메모리”란 명칭으로 아라카와(Arakawa)에 의한 미국 특허 제5,198,997호에 도시되어 있다. 이 미국 특허에 도시된 장치는 특히 전류 미러 장치를 통해 별개의 칼럼으로 코어 메모리 감지 회로에 접속된 기준 셀을 포함하는 감지 증폭기에 관한 것이다.
제3도는 상기 아라카와 특허와는 다른 선행 기술에 의한 또 다른 감지 증폭기 장치를 도시하고 있다. 특히, 제3도는 소정의 반도체 메모리 칩의 코어 메모리에 있는 소정 메모리 셀의 전도 상태를 검출하는 것이 효율적인 감지 증폭기 회로(300)를 도시하고 있다. 도시된 감지 증폭기 회로(300)는 가변 임계 메모리 장치의 분야에 특히 적용 가능한 일반적으로 공지된 장치이다. 상기 메모리 장치의 분야는 EPROM, 즉 전기적으로 프로그램 가능하고 자외선으로 소거 가능한 판독 전용 메모리, 그리고 EEPROM, 즉 전기적으로 프로그램 가능하고 전기적으로 소거가능한 판독 전용 메모리의 분야를 포함한다.
설명의 목적상, 그리고 통상적으로, 가변 임계 장치를 갖는 메모리 셀의 전도 상태는 만일 메모리 셀이 전도 상태, 즉 “온”이면 “로우(low)”로 정의되고, 메모리 셀이 비전도 상태, 즉 “오프”이면 “하이(high)”로 정의한다.
메모리 칩에 있는 특정 코어 셀(310)의 전도 상태에 대한 정보는 비트 라인(320)을 따라 흐르는 전류에 의해 전달되는데, 이 비트 라인(320)은 하나 이상의 인버터(350)의 입력측에 접속시킨 감지 노드(340)에 여러가지 부가적 장치를 통해 접속되며, 인버터(350)는 도시되지 않은 출력 장치를 적절하게 구동하기 위하여 감지 노드(340)에서 생성된 전압을 증폭시킨다.
공지된 바와 같이, 코어 셀(310)은 하나 이상의 트랜지스터로 구성될 수 있다. 예를 들어, 코어 셀(310)은 드레인이 비트 라인(320)에 접속되고 소오스는 가변 임계 트랜지스터(312)의 드레인에 접속되며 게이트는 워드 라인(313)에 의해 구동되는 셀렉트 트랜지스터(311)와, 감지 라인(314)에 의해 게이트가 구동되는 가변 임계 트랜지스터(312)를 포함할 수 있다. 코어 셀은 판독 모드에서 워드 라인(313)과 감지 라인(314)에 적절한 바이어스 전압을 인가함으로써 그리고 코어 셀렉트 트랜지스터(321)와 같은 하나 이상의 코어 셀렉트 트랜지스터를 턴온시킴으로써 선택된다. 이러한 바이어스 조건의 조합에 의해 코어 셀(310)은 데이타 버스(330)에 효율적으로 접속될 것이며 데이타 버스(330)는 감지 증폭기(300)의 코어측 입력으로서의 기능을 하게 된다. 게다가, 감지 증폭기(300)는 코어 셀(310)과 유사한 기준 셀(410)에 부가적으로 접속되는 기준측 입력 라인(430)을 구비한다. 기준 셀(410)은 기준 셀 셀렉트 트랜지스터(411)의 게이트에서 기준 셀 셀렉트 라인(413)에 의해 구동되며, 기준 셀 가변 임계 트랜지스터(412)의 게이트에서 기준감지 라인(414)에 의해 구동된다.
감지 증폭기의 코어측 입력, 즉 데이타 버스(330)는 차동 증폭기(333)에 반전 입력으로서의 기능을 하며, 또한 제1 패스 트랜지스터(331)의 소오스에 접속된다. 제1 패스 트랜지스터(331)의 드레인은 감지 노드(340)에 접속되며, 이어서 감지 노드(340)에 제2 패스 트랜지스터(342)의 소오스가 접속되고, 전류 미러 트랜지스터(341)의 드레인이 접속되고, 증폭 인버터(350)의 입력으로 접속되고, 클램프 트랜지스터(360)의 드레인과 게이트가 접속된다.
감지 증폭기의 기준측 입력, 즉 기준 데이타 노드(430)에는 제3 패스 트랜지스터 (431)의 소오스가 접속된다. 제3 패스 트랜지스터(431)의 드레인은 기준노드(440)에 접속되며, 전류 미러 트랜지스터(341)의 게이트 뿐만 아니라 전류 미러 트랜지스터(441)의 게이트와 드레인도 기준 노드(440)에 접속된다.
게다가, 차동 증폭기(333)의 비반전 입력은 노드(332)에서 바이어스 전압 소오스(VB)에 접속되며, 제1 패스 트랜지스터(331)의 게이트는 차동 증폭기(333)의 출력(334)에 접속되고, 제2 패스 트랜지스터(342)의 게이트는 바이어스 전압 소오스(VD)의 양 부호측(335)에 접속되고, 이어서 차동 증폭기(333)의 출력(334)에 바이어스 전압 소오스(VD)의 음 부호측이 접속된다. 게다가, 클램프 트랜지스터(360)는 소오스(370)가 클램프 전압 소오스(VC)에 접속된다.
감지 증폭기 장치의 실제적인 실행에 있어서, 차동 증폭기(333)와 여러가지 전압 공급원(VB, VD, VC)은 트랜지스터의 조합에 의해 실질적으로 실행될 것이며, 트랜지스터는 감지 증폭기의 동작을 설명하기 위하여 이상적인 구성 요소로서 제3도에 도시된다.
바이어스 전압 소오스(VB)에 결합한 차동 증폭기(333)는 코어 셀의 단자에 접속된 비트 라인을 효율적으로 바이어싱하기 위한 조절 가능한 정도로까지 데이타 버스(330)상에 전압 전위를 인가한다. 이 바이어스는 바이어스 전압 소오스(VB)와 거의 동일하며 통상적으로 약 2V의 값을 갖는다. 제1 및 제2 패스 트랜지스터(331, 342)의 기능은 데이타 버스(330)상에 바이어스 전압 소오스(VB)와 동일한 전압 전위를 유지하기 위한 전류 경로를 제공하는 것이다. 만일 데이타 버스(330)가 특정 코어 셀의 상태를 조회하는 과정에서 방전되었다면, 제1 및 제2 패스 트랜지스터(331, 342)의 조합은 데이타 버스(330)상의 전압 전위를 바이어스 전압 소오스(VB)에 가깝게 회복하도록 전류 경로를 제공할 것이다. 전압 소오스(VD)는 안정된 상태의 바이어스 조건, 즉 데이타 버스(330)가 바이어스 전압 소오스(VB)와 완전히 동일한 레벨까지 충전될 때, 제1 패스 트랜지스터가 포화 상태를 유지하기 위한 적당한 드레인과 게이트간 바이어스를 제공한다. 따라서, 제1 패스 트랜지스터(331)는 전류가 회로에 의해 고속의 작동 응답 시간에 대한 유리한 조건을 갖는 게이트와 소오스간 바이어스에 2차적으로 좌우되는 동작 영역에서 유지될 것이다.
제3 패스 트랜지스터(431)의 기능은 데이타 버스(330)상의 전압 전위와 거의 동일한 값을 가질 정도로 기준 데이타 노드(430)상의 전압 전위를 제한하는 것이다. 이 장치는 기준 셀(410)뿐만 아니라 선택된 코어 셀(310) 모두에게 거의 유사한 드레인 바이어스 조건을 제공한다. 기준 셀 셀렉트 라인(413)과 기준 감지라인(414)에 적절한 바이어스 전압을 인가할때, 전류(IRBF)는 기준 셀을 통하여 흐른다. 이 기준 전류는 트랜지스터(441, 341)에 접속된 2개의 전류 미러를 거쳐서 반사되며, 감지 노드(340)에서 전류 ISENSE로서 반사된다.
여러가지 장치 크기나 바이어스 레벨은 통상적으로 Icore의 약 절반과 거의 동일한 전류 ISENSE를 얻는 방식으로 선택된다. 여기서 Icore는 “로우” 상태의 코어 셀의 전류에 대응한다. 그러므로, 전도 셀의 내용을 판독할 때, 감지 노드(340)에서의 전류의 합은 제1 및 제2 패스 트랜지스터(331, 342)를 전도 상태로 유지할 정도까지 될 것이며, 전압 전위는 상대적으로 낮아지게 된다. 반면에, 비전도 셀을 판독할 때, 감지 노드(340)에서의 전류의 합은 상기 설명한 전도 코어 셀의 경우, 그에 대응하는 전압 전위보다 높은 전압 전위까지 감지 노드를 충전할 수 있다. 감지 노드(340)에서의 전압 전위는 앞서 설명했던 것처럼, 하한값이 VB + VD에 가까운 값으로 제한되며, 상한값은 클램프 트랜지스터(360)와 노드(370)에서 클램프 트랜지스터(360)의 소오스에 접속된 클램프 전압 소오스(VC)의 조합에 의해 제한된다. 감지 노드(340)에서의 감소된 전압 스윙(swing)은 감소된 전하 전이로 변환되어 응답 시간이 더 빨라지는 것이 바람직하다. 게다가, 인버터(350)의 트립(trip) 포인트는 가장 낮은 감지 노드 전위, 즉 VB + VD 이상이어야 하며, 가장 낮은 감지 노드의 전위 이하이어야 하고 클램프 트랜지스터(360)와 클램프 전압 소오스(VC)에 의해 결정된다.
상기 설명된 장치는 코어 셀의 전도 상태를 감지한다. 그러나 장치의 성능은 여러가지 요인에 의해 제한된다. 변동하는 전압과 온도 조건하에 프로그램된 다수의 코어 셀에 연결된 감지 증폭기에 결합되는 통상 자외선으로 소거 가능한 개개의 기준 셀을 채택함으로써, 넓은 온도와 전압 범위를 통해 기준 셀의 전류(IRBF)와 코어 셀의 전류(ICORE)사이의 최적의 매칭을 얻기가 어렵다.
또한, “하이”상태 판독으로부터 “로우”상태 판독으로 스위칭 할 때, 데이타 버스(330)는 완전히 충전되는 것으로부터 시작하며, 제1 패스 트랜지스터(331)가 ISENSE보다 다소 큰 전류를 전도하여 감지 노드(340)의 하향 이동을 개시할 정도로 충분히 방전되어야 한다. 제1 패스 트랜지스터(331)를 턴온하기 위해 요구되는 전압 변화는 전도 코어 셀이 초기에 완전히 충전된 데이타 버스(330)를 방전 하여야 발생된다. 이것은 통상 응답 시간에 있어 제한 요인이 되는데 그것은 비교적 작은 셀 전류가 데이타 버스의 비교적 큰 용량성 부하를 “유도(fight)”하기 때문이다.
게다가, 클램프 트랜지스터(360)가 감지 노드(340)에서 전압 스윙을 제한하려고 하나, 그것은 또한 감소된 전압 스윙의 이득에 반작용하는 용량성 부하를 가중시킨다.
또한, 인버터(350)는 높은 이득 범위에서 동작하므로 밀러 반사형 캐퍼시턴스(Miller reflected capacitance)와 고유의 게이트 캐퍼시턴스에 의해 감지 노드(340)에 비교적 큰 용량성 부하를 가할 것이다.
본 발명의 목적은 상기 지적된 제한 요인을 개량하거나 제거함으로써 코어 메모리의 판독 속도를 중가시키는 것이다.
[발명의 개요]
본 발명의 목적은 개개의 기준 셀을 “칼럼”형 단일 기준 셀로 대체함으로써 성취되며, 상기 칼럼형 기준 셀은 같은 “워드 라인”을 공유하는 코어 셀과 동시에 프로그램 된다. 감지 증폭기에서, 감지 모드로부터 데이타 버스를 분리하는 제1 패스 트랜지스터는 코어 셀 전류에 관계없이 전도 상태로 유지된다. 감지 노드 클램프 다이오드는 제거되어 “엑티브” 클램프 장치로 대체되고, 감지 노드는 낮은 압력용량성을 통한 제1 반전 단과 비교적 높은 출력 구동 버퍼 단으로부터 버퍼링 된다.
경우에 따라 코어 셀을 가진 감지 라인이거나 같은 워드 라인을 공유하는 기준 셀의 “칼럼”을 채택함으로써, 기준 셀 전류와 코어 셀 전류의 매우 좋은 매칭을 얻을 수 있다. 왜냐하면 같은 워드 라인을 공유하는 코어 셀과 기준 셀은 유사한 온도와 전압 조건하에 동시에 프로그램 될 것이기 때문이다. 게다가, 코어에 분산된 기준 셀을 물리적으로 위치시킴으로써 기준 셀과 코어 셀의 매우 양호한 치수적 매칭을 얻게 된다. 따라서, 전도 메모리 셀의 전류는 기준 셀의 전류와 거의 동일하게 될 것이다.
데이타 버스로부터 감지 노드를 분리하는 패스 트랜지스터는 코어 셀의 전도상태가 감지되는 것과 관계없이, 패스 트랜지스터를 전도 상태로 유지함으로써 “루브리케이트(lubricate)”하다. 그러므로, 패스 트랜지스터를 통하여 흐르는 전류는 제로(비전도 셀)로부터 ICORE(전도 코어 셀)까지 변화하는 대신에 유한 값 ILUB으로부터 ILUB+ ICORE와 동일한 간까지 변화할 것이다. 이러한 전류 변화를 얻기 위해 요구되는 게이트와 소오스간 전압 변화는 트랜지스터 전류와 게이트와 소오스간 전압 사이의 2차적 관계에 의해 “루브리 케이트하지 않는 (non-lubricate)” 패스 트랜지스터의 경우보다 더 작다. 그러므로, 비전도 셀을 감지하는 것에서부터 전도 셀을 감지하는 것까지의 변화를 가져오기 위해 데이타 버스상에 요구된 전압 스웡은 감소되며, 응답 시간은 향상된다. 코어 셀 전류와 기준 셀 전류 사이의 바람직한 관계를 유지하기 위하여, “루브리케이트” 전류는 반사되어 감지 노드에서 제거될 수 있다. 회로 동작의 속도는 채택된 버퍼 회로를 통해 감지 노드의 용량성을 감소시킴으로써 향상된다.
[도면의 간단한 설명]
제1도는 본 발명에 따라 코어안에 분배하고 분산시킨 기준 칼럼을 포함하는 향상된 코어 장치를 도시하는 메모리의 평면도.
제2도는 낮은 입력 용량성과 높은 출력 구동 단을 이용하여 감지 노드에 데이타 버스를 접속한 패스 트랜지스터를 “루브리케이트”하고 제1 인버터로부터 감지노드를 버퍼링함으로써 감지 증폭기의 성능을 효율적으로 향상시키는 본 발명에 따른 회로 장치를 나타내는 도면.
제3도는 선행 기술에 따른 감지 증폭기 장치를 나타내는 도면.
[본 발명을 실시하는 바람직한 실시예]
제1도는 본 발명에 따른 코어 장치를 도시하고 있다. 특히, 한가지 실시예에 따른, 상기 설명된 것 같이, 셀렉트 트랜지스터와 플로팅(floating) 게이트 트랜지스터를 포함하는 소정 갯수의 코어 셀이 각각 결합된 2048개의 엑티브 (그리고 부가적으로 32개의 리던던트(redundant))메모리 코어 칼럼을 포함하는 메모리 코어(10)가 도시되어 있다. 메모리 코어(10)는 복수개의 메모리 칼럼 세트인 10a에서 10n까지 그리고 기준 칼럼 세트인 15a에서 15n까지를 포함하고 본 발명에 따라 구성된다. 한가지 버전에 의하면, 각 메모리 칼럼 세트인 10a에서 10n까지는 감지 증폭기 회로(24)의 하나에 입력 포인트로서 차례로 접속한 데이타 노드(18)의 하나에 선택적으로 접속 가능한 128개의 엑티브(그리고 부가적으로 2개의 리던던트) 메모리 코어 칼럼을 포함한다. 전체, “n” 데이타 노드는 18a에서 18n까지 있다. 부가적으로, 각각의 감지 증폭기 회로(24)는 입력에 기준 칼럼 15a에서 15n까지의 각각 하나에 접속된 기준 칼럼 노드 25a에서 25n까지에 접속되어 있다. 따라서, 감지 증폭기 회로(24a)에는 그에 대응하는 입력 노드 쌍인 18a와 25a가 제공되며, 18a와 25a는 그 순서대로 입력하는 데이타 노드와 기준 칼럼 노드이다. 메모리 코어(10)는 기준 칼럼 노드 25a에서 25n까지를 갖는 이에 대응하는 기준 칼럼 15a에서 15n에 각각 결합된 복수개의 칼럼 세트 10a에서 10n까지를 포함한다. 기준 칼럼은 칼럼 세트 10a에서 10n까지 사이에 분산되어 있고 메모리 코어(10)내에 분배되어 있다. 메모리 코어(10)내에 분산되어 분배된 결과로서, 전체의 효율적인 전압과 온도 범위의 코어 셀 파라미터와 기준 셀 파라미터의 자동 매칭을 확립하게 된다. 메모리 코어 셀과 기준 코어 셀의 각각의 열(row)은 특정 전압과 온도에서 프로그램 된다. 따라서, 적당한 기준 칼럼의 기준 셀은 메모리 코어(10)내의 특정 열에 있는 대응 메모리 코어 셀의 조건을 매칭하기 위해 자동적으로 프로그램 된다. 메모리 칼럼 세트 10a에서 10n까지와 기준 칼럼 15a에서 15n까지는 워드 라인 19a에서 19n까지에 의해 상호접속 된다.
제2도에는 본 발명에 따른 감지 증폭기 회로(4)가 트랜지스터(501, 502)와 정렬된 트랜지스터(601, 602, 603, 604)를 포함하는 로우 입력 용량성 버퍼단(600)을 가지는 “루브리케이션”을 포함하는 것이 도시되어 있다. 더욱 상세한 설명은 다음과 같다. 제2도에는 감지 증폭기의 입력, 즉 데이타 입력 노드(330)와 기준 입력 노드(430)에서 거의 안정된 바이어스 전압을 유지하기 위한 효율적인 네트워크를 형성하는 트랜지스터(336, 337, 338, 339) 각각이 도시되어 있다. 데이타 입력 노드(330)에 트랜지스터(336, 337)의 게이트가 접속되며, 제1 패스 트랜지스터(331)의 소오스 그리고 “루브리케이션” 트랜지스터(501)에 접속된 “다이오드”의 드레인과 소오스가 차례로 접속된다. 트랜지스터 (336)의 소오스는 접지 단자에 접속되며, 트랜지스터(337)의 소오스는 양 전원 단자에 접속된다. 트랜지스터(337)의 드레인은 제2 바이어스 노드(335)에 접속되며, 또한 제2 패스 트랜지스터(342)의 게이트 그리고 트랜지스터(339)의 드래인과 게이트도 제2 바이어스 노드(335)에 접속된다. 제1 바이어스 노드(334)에 트랜지스터(339)의 소오스가 접속되고, 또한 트랜지스터(336)의 드레인 그리고 트랜지스터(338)의 드레인과 게이트가 접속되고, 제1 패스 트랜지스터(331)의 게이트 그리고 제3 패스 트랜지스터(431)의 게이트가 접속된다. 트랜지스터(338)의 소오스는 접지 단자에 접속된다. 트랜지스터(336, 337, 338, 339)는 데이타 입력 노드(330)에서 하나의 입력과 제1 바이어스 노드(334) 그리고 제2 바이어스 노드(335)에서 두개의 출력을 갖는 변경된 인버터를 구성한다. 만일 제1 패스 트랜지스터(331)가 자신을 통해 흐르는 전류에 비해 비교적 크다면, 그리고 이 트랜지스터가 “0” 임계 트랜지스터라면, 안정 상태에서, 제1 바이어스 노드(334)의 전압 레벨은 데이타 입력 노드(330)에서의 전압 레벨보다 단지 조금 높을 것이다. 제2 바이어스 노드(335)에서의 전압 레벨은 트랜지스터 (339)를 통하여 흐르는 전류의 결과로서 트랜지스터(339) 양단의 전압 강하를 가져오므로 제1 바이어스 노드(334)에서의 전압 레벨보다 더 높게 된다. 만일 제2 패스 트랜지스터(342)가 “0” 임계 트랜지스터를 이용해 제조되고 트랜지스터(342)를 통하여 흐르는 전류에 비해 충분히 크다면, 제1 패스 트랜지스터(331)의 드레인에서의 전압 레벨은 제2 바이어스 노드(335)에서의 전압 레벨에 가깝게 될 것이다. 그러므로, 제1 패스 트랜지스터(331)의 드레인에서의 전압은 트랜지스터(331)의 게이트에서의 전압보다 높으며, 트랜지스터는 높은 상호 콘덕턴스에 바람직한 조건인 포화 상태로 유지된다.
안정 상태에서, 데이타 입력 노드(330)와 기준 입력 노드(430) 모두는 전도코어 셀이거나 비전도 코어 셀의 감지에 대응하는 안정된 레벨일 것이다. 가변 임계 기준 셀뿐만 아니라, 가변 임계 코어 셀은 제1도에 도시된 것처럼, 두개의 감지증폭기 입력(330, 430)에 접속된다.
“로우” 상태, 즉 전도 셀을 감지할 때, 전류(ICORE)는 데이타 입력(330)으로부터 선택된 코어 셀을 향해 흐를 것이며, 전류(IREF)는 기준 노드(430)로부터 선택된 기준 셀로 흐를 것이다. 제1도에 도시된 코어 셀 정렬과 기준 셀 정렬의 경우에 있어서, 하나의 메모리 출력내의 모든 코어 셀은 같은 워드 라인 및/또는 감지라인에 의해 구동되는 기준 셀을 공유하며 또한 액티브 코어 셀과 크기가 유사하고, 전류(ICORE)는 전류(IREF)와 실질적으로 동일하다.
제1 패스 트랜지스터(331), 제2 패스 트랜지스터(342), 그리고 변경된 인버터 트랜지스터(336, 337, 338, 339)에 의해 형성된 장치의 조합은 데이타 입력 노드(330)에 전압 레벨을 가할 것이며, 변경된 인버터의 트립 포인트에 가까운 값을 가진다. 여기에서, 트립 포인트는 데이타 입력 노드(330)에 인가된 전압에 의해 한정되는데 그 결과로 제1 바이어스 노드(334)에서의 전압 레벨이 동일해진다. 데이타 입력 노드에서의 전압 “포오스(force)”는 전류(ILUBE)가 트랜지스터(501)에 접속된 “루브리케이션 다이오드”를 통해 흐르도록 할 것이다. 전류(ILUBE)의 “미러”이미지는 트랜지스터(502)를 통해 흐를 것인데, 트랜지스터(502)의 게이트는 데이타 입력 노드(330)에 접속되고, 드레인은 기준 입력 노드(430)에 접속되고, 소오스는 접지 단자에 접속된다. 트랜지스터(502)를 통해 흐르는 반사된 전류(IFORCE)의 양은 트랜지스터(501, 502)의 물리적 크기간의 비율에 좌우될 것이다. “루브리케이션” 트랜지스터(501, 502)사이의 키기 비율은 감지 노드(340)에서 “루브리케이션” 전류를 제거하는 결과를 가져오기 위해 “탑(top)” 전류 미러 트랜지스터(341, 441) 사이의 비율과 같이 바람직하게는 동일하다.
감지 증폭기의 더 바람직한 실시예에서, 트랜지스터(501, 502)와 전류 미러트랜지스터(341, 441) 사이의 크기 비율은 약 2대 1이다. 즉, 유사한 전압 바이어스에서, 더 큰 트랜지스터는 더 작은 트랜지스터의 2배 전류를 전도할 것이다.
그러므로, 기준 브랜치 즉, 탑 미러 트랜지스터(441)와 제3 패스 트랜지스터(431)를 통해 흐르는 전류는
IRB= IFORCE+ IREF= 2 × ILUBE+ ICORE
이며, 탑 미러 트랜지스터(341)를 통해 흐르는 전류는 ISENSE= IRB/2 = ILUBE+ ICORE/2가 될 것이다.
그러므로, 전도 메모리 셀에 있어서, ICORE가 데이타 입력 노드(330)로부터 액티브 코어 안으로 흐르고 있을 때, 제1 패스 트랜지스터(331)의 소오스로부터 흐르는 전류는
ITOT= ICORE+ ILUBE
이다.
ISENSE= ICORE/2 + ILUBE이기 때문에, 제2 패스 트랜지스터(342)는 감지노드(340)에서의 전류 균형을 유지하기 위해 은 상태가 될 것이며, ICORE/2와 동일한 전류를 전달할 것이다. 만일 제2 패스 트랜지스터(342)가 온 상태이며 감지 노드(340)에서의 전압 레벨은 비교적 “로우”가 된다.
반대로 말하면, 만일 비전도 코어 셀이 판독되고, 데이타 입력 노드(330)로 부터 코어쪽으로 흐르는 전류가 0이면 제1 패스 트랜지스터(331)로부터 흐르는 전류는
ITOT= O + ILUBE= ILUBE
이다.
ISENSE는 ICORE/2 + ILUBE와 동일하려는 경향이 있고, ISENSE는 ILUBE보다 클 수 없기 때문에, 감지 노드(340)에서의 전압 레벨은 트랜지스터(341)의 드레인이 충분히 높게 될 때까지 증가할 것이며, 그래서 ILUBE와 동일한 전류는 트랜지스터(341)를 통해 흐를 것이다. 이것은 트랜지스터(341)가 선형 영역에 있을 때만 일어날 수 있다. 그 결과로서, 감지 노드(340)는 비교적 “하이” 레벨로까지 충전 “업(up)”되지만, 이 레벨은 양 전원 전압 보다 낮으며, 전류는 트랜지스터(341)를 통해 여전히 흐를 것이고 양전압 전원 이하의 레벨에서 감지 노드 (340)를 액티브하게 클램프하게 된다. 이러한 액티브 클램핑 작용은 감지 노드에서의 전압 스윙을 제한하므로 “클램프 작용 없는(non-clamped)” 장치에 비해 제3도에 도시된 선행기술에 사용된 것처럼 부가적 클램핑 장치를 가진 감지 노드에 부담없이 속도를 향상시킨다.
안정한 상태에서, 제1 패스 트랜지스터(331)를 통해 흐르는 전류는 ILUBE와 동일한 낮은 값으로부터 ILUBE+ ICORE와 동일한 높은 값까지 변할 것이다. 데이타 입력 노드(330)에서의 전압 레벨 또한 그에 상응하게 변할 것이다. 이 전압 제1 패스 트랜지스터(331)를 통해 흐르는 전류가 높을 때 다소 더 낮게 될 것이다.
데이타 입력 노드(330)에서 각각의 “하이” 상태와 “로우” 상태 사이의 전압 차는 ILUBE가 있으면 작게 될 것이다. 그러므로 ILUBE가 없었을 경우에 비해 스위칭 시간을 더 빠르게 하는 결과가 된다. 이것은 MOS 트랜지스터가 포화되면 게이트와 소오스간 트랜지스터 전류가 2차적으로 좌우되게 하는 것의 결과이다.
트랜지스터(501)에 접속된 “루브리케이션 다이오드”는 또한 감지 증폭기의 일시적 작용에 있어서 중요한 역할을 한다. 그러므로, 제1 바이어스 노드(334)와 데이타 입력 노드(330) 사이의 유한 위상 지체에 의해, 감지 증폭기가 이미 방전된 데이타 입력 노드(330)까지 충전될 때, 제1 패스 트랜지스터(331)는 제1 패스 트랜지스터가 실제로 차단되는 포인트에서 데이타 입력 노드(330)를 “과충전”하는 것이 가능하다. 만일 데이타 입력 노드가 충전 과정이고, 전도 셀이 감지되는 동안 제1 패스 트랜지스터가 차단되면, 데이타 입력 노드(330)는 제1 패스 트랜지스터(331)가 턴온될 때까지 다시 방전되어야 하며, 데이타 입력 노드(330)가 감지 노드(340)와 통하도록 한다. ILUBE가 있으면, 과충전된 데이타 입력 노드(330)는 더 빨리 방전되며, 또한 더 빠른 응답시간을 가져오는데 기여한다. 과충전 시나리오는 제1 바이어스 노드(334)에서의 전압이 강하할 때, 전원 전압 레벨에서의 갑작스런 강하의 경우에 또한 적용되므로, 제1 패스 트랜지스터(331)는 차단된다. 그러한 경우에 있어서, ILUBE의 존재는 실질적인 회복 속도를 높인다. 트랜지스터(338)에 접속된 다이오드는 변경된 바이어스 인버터의 이득을 조절하고 반응시간을 향상시키는데 사용된다.
감지 노드(340)가 인버터(350)의 입력에 직접 접속된 선행 기술과 대조되는 본 발명은, 감지 노드는 제1 인버터 단으로부터 버퍼링된다. 상세히 말하면, 감지노드(340)는 트랜지스터(601)에 접속된 “팔로워(follower)”의 게이트에 접속되고, 트랜지스터(602)에 접속된 “0” 임계와 “팔로워”의 게이트에 접속된다. 내부 기준 노드(440)는 트랜지스터(603)의 게이트에 접속되며, 전류 스위치로서 작동한다. 노드(650)에서 트랜지스터(603)의 드레인은 인버터(350) 입력에 접속되고, “팔로워” 트랜지스터(602)의 소오스에 접속된다. “팔로워 노드”에서 트랜지스터(603)의 소오스는 “팔로워” 트랜지스터(601)의 소오스에 접속되고 트랜지스터(604)에 접속된 “전류 소오스”의 드레인에 접속된다. 트랜지스터(601, 602)의 드레인은 양 전원에 접속되고, 트랜지스터(604)의 소오스는 접지 단자에 접속된다. 트랜지스터(604)에 접속된 “전류 소오스”의 게이트는 제1 바이어스 노드(334)에 접속된다. 감지 노드(340)는 “팔로워”형 입력으로 구동되기 때문에, “팔로워” 노드(640, 650)는 구동 감지 노드에 의해 “동위상”으로 동작한다. 그러므로 감지 노드(340)에 주어진 용량성 부하는 감지 노드가 인버터 입력을 직접 구동하는 경우에 비해 가볍다.
전도 코어 셀의 “로우” 상태가 검출될 때, 감지 노드(340)에서의 전압 레벨은 내부 기준 노드(440)에서의 전압 레벨 이하이다. 그러므로 트랜지스터(604)에 접속된 “전류 소오스”를 통해 흐르는 전류는 트랜지스터(601)보다는 트랜지스터(603)를 통해 조정되며, “팔로워” 트랜지스터(602)는 약해지거나 “오프”될 것이다. 이것은 인버터 입력 노드(650)가 인버터(350)의 트립 포인트 이하 이어야 하는 로우 레벨 정도로 방전하는 것을 허용한다. 바꾸어 말하면, “하이”상태가 검출될 때, 감지 노드(340)는 비교적 하이 레벨이 될 것이며, 내부 기준 노드(440)에서의 전압보다 더 높게 된다. 결론적으로, 트랜지스터(604)에 접속된 “전류 소오스”를 통해 흐르는 전류는 트랜지스터(603)보다는 트랜지스터(601)를 통해 조정될 것이다. 또한, “팔로워” 트랜지스터(602)는 “전류 스위치” 트랜지스터(603)로부터의 중요한 “저항” 없이 인버터 입력 노드(650)를 하이로 할 것이다. 인버터(350)의 입력은 감지 노드(340)의 가장 높은 레벨 이하의 클램프된 “하이”와 대략 하나인 증대 임계 바이어스에서 내부 기준 노드(440)의 비교적 안정한 레벨 이하의 클램프된 “로우”이다. 감지 노드(340)를 흐르는 전류가 안정된 상태에 가깝게 될 때, 그 전류는 약 ICORE/2인 반면, 인버터(350)의 입력을 흐르는 전류는 훨씬 더 강할 수 있으며, 더욱 빠른 응답시간을 가져오는 결과가 된다. 부가적 이득은 바이어스 노드(334)로 부터 전류 소오스 트랜지스터(604)를 구동함으로써 제공된다. 그러므로 “로우” 상태를 검출할 때, 바이어스 노드(334)는 비교적 높게 될 것이고 더 강한 전류는 트랜지스터(604)를 통해 가해질 것이며, 일정한 전류가 흐를 때보다 더 빨리 버퍼 출력 노드(650)를 방전하게 된다. 반대로 말해서, “하이” 상태를 검출할 때, 바이어스 노드(334)는 비교적 낮게 될 것이고 더 약한 전류는 트랜지스터(604)를 통해 가해질 것이며, 노드(650)의 위쪽으로의 흐름에 덜 저항하게 된다.
요약해 보면, 본 발명의 장치에 대해, 감지 시간은 패스 트랜지스터에서의 비교적 더 높은 상호 콘덕턴스를 유지하고, 인버터 입력 전압 스윙뿐만 아니라 감지노드 모두를 액티브하게 클램프 함으로써, 그리고 팔로워 버퍼링 회로를 통해 감지노드의 용량성 부하를 줄임으로써, 코어 칼럼의 그룹에 연결된 기준 칼럼의 사용을 통해 향상되어 왔다.

Claims (13)

  1. 반도체 메모리에 접속된 감지 증폭기 회로에 있어서, (a) 메모리 상태를 나타내는 선택된 코어 메모리 셀로부터 전류를 수신하기 위한 데이타 노드 수단과; (b) 상기 데이타 노드 수단으로부터 전류를 수신하여 상기 데이타 노드 수단에 의해 수신된 전류를 반사하는 감지 노드 수단과; (c) 선택된 기준 셀로부터 기준 전류를 수신하여 상기 기준 셀의 상태를 나타내는 기준 노드 수단과; (d) 제1 및 제2 기준 트랜지스터를 포함하는 기준 전류 미러 회로를 포함하는데, 상기 각각의 제1 및 제2 기준 트랜지스터에는 각각 베이스 노드, 드레인 노드 및 소오스 노드가 있으며, 상기 제1 및 제2 기준 트랜지스터의 각각의 소오스 노드는 선택된 전원 전압에 접속되며, 상기 제1 및 제2 기준 트랜지스터의 게이트 노드는 각각 서로 전기적으로 접속되어 있고, 상기 제1 기준 트랜지스터의 드레인 노드는 상기 감지 노드 수단에 접속되어 있으며, 상기 제2 기준 트랜지스터의 드레인 노드에는 자신의 게이트 노드가 접속되어 상기 기준 노드 수단에 의해 수신된 전류를 반사하는 상기 기준 노드 수단으로부터 전류가 공급되고, 상기 기준 전류 미러 회로는 상기 기준 노드 수단으로부터 상기 제2 기준 트랜지스터에 제공된 전류에 비례하여 상기 감지 노드 수단에 기준 전류를 효율적으로 제공하며; (e) 상기 데이타 노드 수단에 접속되는 소오스와 상기 감지 노드 수단에 접속되는 드레인을 가지며, 상기 데이타 노드 수단상의 전압을 제한하기 위한 패스 트랜지스터 수단과; (f) 제1 및 제2 루브리케이션 트랜지스터를 포함하는 루브리케이션 전류 미러 회로를 포함하는데, 상기 각각의 루브리케이션 트랜지스터는 각각 게이트 노드, 드레인 노드 및 소오스 노드를 가지며, 상기 루브리케이션 트랜지스터 각각의 소오스 노드는 공퉁 노드에 접속되며, 상기 제1 및 제2 루브리케이션 트랜지스터의 게이트 노드는 각각 서로 전기적으로 접속되어 있고, 상기 제1 루브리케이션 트랜지스터의 드레인 노드는 상기 데이타 노드 수단에 접속되어 상기 데이타 노드 수단으로부터 전류가 제공되고, 상기 제1 루브리케이션 트랜지스터의 드레인 노드는 자신의 게이트 노드와 상기 데이타 노드 수단에 접속되며, 상기 루브리케이션 전류 미러 회로는 상기 데이타 노드 수단으로부터 상기 제1 루브리케이션 트랜지스터에 제공된 루브리케이션 전류에 비례하여 상기 기준 노드 수단과 상기 기준 전류 미러 회로에 전류를 효율적으로 제공하고, 상기 루브리케이션 전류 미러 회로는 상기 패스 트랜지스터 수단에 소정량의 전류를 효율적으로 제공함으로써 상기 패스 트랜지스터는 코어 메모리 셀로부터 흐르는 전류가 없을 때 개방된 상태로 유지되는 것을 특징으로 하는 감지 증폭기 회로.
  2. 제1항에 있어서, 상기 제1 및 제2 기준 트랜지스터와 상기 제1 및 제2 루브리케이션 트랜지스터는 MOS 트랜지스터인 것을 특징으로 하는 감지 증폭기 회로.
  3. 제2항에 있어서, 상기 제1 및 제2 트랜지스터는 각각 공통 노드에 접속된 것을 특징으로 하는 감지 증폭기 회로.
  4. 제2항에 있어서, 상기 제1 및 제2 트랜지스터는 각각 자신의 각 게이트에 접속된 것을 특징으로 하는 감지 증폭기 회로.
  5. 제2항에 있어서, 상기 제1 및 제2 트랜지스터는 서로 각각에 대하여 서로 다른 크기의 채널을 가지는 것을 특징으로 하는 감지 증폭기 회로.
  6. 제1항에 있어서, 상기 감지 노드 수단은 출력 증폭 인버터를 포함하는 것을 특징으로 하는 감지 증폭기 회로.
  7. 제1항에 있어서, 상기 감지 노드 수단은 자신에 의해 발생된 커패시턴스를 감소시키는 버퍼회로를 포함하는 것을 특징으로 하는 감지 증폭기 회로.
  8. 제7항에 있어서, 상기 버퍼 회로는 상기 감지 노드 수단에 의해 독립하여 구동되는 제1 및 제2 트랜지스터 브랜치를 포함하는 것을 특징으로 하는 감지 증폭기 회로.
  9. 제8항에 있어서, 상기 제1 및 제2 트랜지스터 브랜치는 전류 소오스에 접속된 것을 특징으로 하는 감지 증폭기 회로.
  10. 제8항에 있어서, 상기 제1 및 제2 트랜지스터 브랜치는 배타적 nMOS 트랜지스터로 구성되는 것을 특징으로 하는 감지 증폭기 회로.
  11. 제1항에 있어서, 상기 감지 노드 수단에서 전압 스윙을 감소하기 위한 클램프 수단을 추가로 포함하는 것을 특징으로 하는 감지 증폭기 회로.
  12. 제11항에 있어서, 상기 클램프 수단은 로우에서 하이로의 전이를 완료한 후 감지 노드에 풀다운 전류를 제공하기 위한 전류 미러 장치를 포함하는 것을 특징으로 하는 감지 증폭기 회로.
  13. 기준 셀로부터 감지 노드로 전류를 공급하기 위해 제1 전류 미러 회로에 접속되며, 선택된 메모리 셀로부터 분리되기 위하여 다른 측면이 메모리 셀에 접속되는 패스 트랜지스터에 접속된 감지 노드에 선택된 반도체 메모리 셀의 메모리 상태의 감지 표시를 제공하기 위한 방법에 있어서, (a) 상기 선택된 메모리 셀의 측면에 있는 상기 패스 트랜지스터의 측면에 제2 전류 미러 회로를 접속하는 단계와; (b) 기준 셀로부터 상기 제1 전류 미러 회로에 제공되는 전류를 변경하기 위하여 상기 제2 전류 미러 회로의 다른 측면을 접속하는 단계를 포함하며, 제1 전류 미러 수단에 루브리케이팅 전류를 제공하고, 상기 패스 트랜지스터에 전류를 효율적으로 제공하여 코어 메모리 셀로부터 흐르는 전류가 없을때도 상기 패스 트랜지스터에 흐르는 전류가 차단되지 않도록 보장하는 것을 특징으로 하는 방법.
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