JPS6238026A - パワ−オンリセツト回路構成 - Google Patents
パワ−オンリセツト回路構成Info
- Publication number
- JPS6238026A JPS6238026A JP61174687A JP17468786A JPS6238026A JP S6238026 A JPS6238026 A JP S6238026A JP 61174687 A JP61174687 A JP 61174687A JP 17468786 A JP17468786 A JP 17468786A JP S6238026 A JPS6238026 A JP S6238026A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- supply voltage
- reset
- value
- bistable
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/22—Modifications for ensuring a predetermined initial state when the supply voltage has been applied
- H03K17/223—Modifications for ensuring a predetermined initial state when the supply voltage has been applied in field-effect transistor switches
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/356—Bistable circuits
- H03K3/356008—Bistable circuits ensuring a predetermined initial state when the supply voltage has been applied; storing the actual state when the supply voltage fails
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（イ）産業上の利用分野
本発明はパワーオンリセット回路に関するが、特にしか
しそれに限られるものでなく、本発明はＣＭＯ８集積回
路において利用されるパワーオンリセット回路構成に関
する。
しそれに限られるものでなく、本発明はＣＭＯ８集積回
路において利用されるパワーオンリセット回路構成に関
する。
仲）発明が解決しようとする問題点
パワーオンリセット回路の目的は、電源電圧が非常に低
いレベルから上昇する場合に、論理および記憶素子を初
期化すること、すなわち、そのような素子を周知の初期
状態にセットすることである。これを行なうために、該
リセット回路はそれ自体周知の状態で開始しなければな
らない。リセット回路は、例えば、計算機および電子電
話セットにおいて利用される。
いレベルから上昇する場合に、論理および記憶素子を初
期化すること、すなわち、そのような素子を周知の初期
状態にセットすることである。これを行なうために、該
リセット回路はそれ自体周知の状態で開始しなければな
らない。リセット回路は、例えば、計算機および電子電
話セットにおいて利用される。
リセット回路が動作するのに要求される電圧は、関連す
る回路の動作電圧範囲の関数となっている。該リセット
回路が高すぎる電圧で動作する場合、論理および記憶素
子はりセットされうると共に使用しうる電圧がなお供給
されておシかつ、多くの利用例では、リセット回路が動
作する電圧が低ければ低いほど、記憶素子は蓄積情報を
よシ長く保持する。
る回路の動作電圧範囲の関数となっている。該リセット
回路が高すぎる電圧で動作する場合、論理および記憶素
子はりセットされうると共に使用しうる電圧がなお供給
されておシかつ、多くの利用例では、リセット回路が動
作する電圧が低ければ低いほど、記憶素子は蓄積情報を
よシ長く保持する。
リセット回路は広く２つに分類され、一方は、電源電圧
が急速に増加するのでリセット状態を判定するのにコン
デンサが利用され得るものと、他方は電源電圧がゆつく
シと増減するのである形式のレベル検出器回路が必要と
されるものがある。電源電圧をゆっくり変えるよう設計
された回路に、通常、コンデンサを付加することによっ
て、かな９容易に変化させることができ、急速に変化す
る電源電圧をも処理する。
が急速に増加するのでリセット状態を判定するのにコン
デンサが利用され得るものと、他方は電源電圧がゆつく
シと増減するのである形式のレベル検出器回路が必要と
されるものがある。電源電圧をゆっくり変えるよう設計
された回路に、通常、コンデンサを付加することによっ
て、かな９容易に変化させることができ、急速に変化す
る電源電圧をも処理する。
ゆつくシ変化する電源電圧を処理する幾つかの周知のリ
セット回路において、検出電圧レベｈＦｉ、ｎとｐのチ
ャネルトラン；シスタ閾値ｉ圧の和に、該トランジスタ
と直列のダイオードの閾値電圧を含む付加マージンを加
えたものによって判定される。そのよう＆ ＩＪ上セツ
ト路は一般に閾値和回路と称される。しかし、記憶素子
は通常、この閾値和電圧の半分以下の電源電圧に抑える
ので、そのようなリセット回路は高すぎる電圧で動作す
る傾向がある。
セット回路において、検出電圧レベｈＦｉ、ｎとｐのチ
ャネルトラン；シスタ閾値ｉ圧の和に、該トランジスタ
と直列のダイオードの閾値電圧を含む付加マージンを加
えたものによって判定される。そのよう＆ ＩＪ上セツ
ト路は一般に閾値和回路と称される。しかし、記憶素子
は通常、この閾値和電圧の半分以下の電源電圧に抑える
ので、そのようなリセット回路は高すぎる電圧で動作す
る傾向がある。
本発明の特徴によれば、集積回路パワーオンリセット回
路構成はトランジスタ双安定回路を備えていて、その複
数のトランジスタは不同の大きさのものであり、よって
回路構成への電源電圧が実質的ゼロ値から上昇する場合
、前記双安定回路はその２つの安定状態の所定の１つに
セットするようになっている。
路構成はトランジスタ双安定回路を備えていて、その複
数のトランジスタは不同の大きさのものであり、よって
回路構成への電源電圧が実質的ゼロ値から上昇する場合
、前記双安定回路はその２つの安定状態の所定の１つに
セットするようになっている。
本発明の別の特徴によれば、集積回路パワーオンリセッ
ト回路構成は、双安定回路および、前記双安定回路の出
力と該回路構成の１電源電圧導線との間の導電路を与え
るよう配置された電流ミラー回路を備えておシ、回路構
成への電源電圧が実質的にゼロの値から上昇する場合に
前記導電路における電流の値は、少なくとも前記電源電
圧の値が所定値を超えるまでは、双安定回路の前記出力
の電位を、実質的に前記１を源電圧導線の電位に保持す
るには十分となっている。
ト回路構成は、双安定回路および、前記双安定回路の出
力と該回路構成の１電源電圧導線との間の導電路を与え
るよう配置された電流ミラー回路を備えておシ、回路構
成への電源電圧が実質的にゼロの値から上昇する場合に
前記導電路における電流の値は、少なくとも前記電源電
圧の値が所定値を超えるまでは、双安定回路の前記出力
の電位を、実質的に前記１を源電圧導線の電位に保持す
るには十分となっている。
本発明のまた別の特徴によれば、集積回路パワーオンリ
セット回路構成は、回路構成への電源電圧が実質的にゼ
ロ値から上昇する場合、双安定回路のトランジスタ装置
における漏れ電流が前記双安定回路をその２つの安定状
態の所定の１つにセットするように構成されている双安
定回路と、前記双安定回路の出力と回路構成の１電源電
圧導線との間に導電路を与えるよう構成された電流ミラ
ー回路とを備えておシ、前記電源電圧が実質的にゼロの
値から上昇する場合に前記導電路における電流の値は、
双安定回路の前記出力の電位を実質的に前記１電源電圧
導線の電位に保持するには十分となっており、よって、
少なくとも前記電源電圧が所定値を超えるまでは、前記
双安定回路を前記所定状態にセットするようにしている
。
セット回路構成は、回路構成への電源電圧が実質的にゼ
ロ値から上昇する場合、双安定回路のトランジスタ装置
における漏れ電流が前記双安定回路をその２つの安定状
態の所定の１つにセットするように構成されている双安
定回路と、前記双安定回路の出力と回路構成の１電源電
圧導線との間に導電路を与えるよう構成された電流ミラ
ー回路とを備えておシ、前記電源電圧が実質的にゼロの
値から上昇する場合に前記導電路における電流の値は、
双安定回路の前記出力の電位を実質的に前記１電源電圧
導線の電位に保持するには十分となっており、よって、
少なくとも前記電源電圧が所定値を超えるまでは、前記
双安定回路を前記所定状態にセットするようにしている
。
（ハ）実施例
次に、本発明によるパワーオンリセット回路構成につい
て、該回路構成を概略的に示す図面を参照しながら、例
を挙げて説明する。
て、該回路構成を概略的に示す図面を参照しながら、例
を挙げて説明する。
図面では、リセット回路はトランジスタ１〜４およびダ
イオード５と６を備えてお９、それらは、電源電圧導憩
７と８によって付勢されるよう構成された双安定回路を
形成するように接続さ扛ている。該双安定回路は、作動
中は第１安定状態であって、接合点すなわちノード９は
高レベルで、すなわち正のｔｉ導線の電圧に近いそれに
置かれておシ、接合点すなわちノード１０は低レベルで
、すなわち０電圧電源線８の電圧に近いそれに置かれて
おり、一方、該双安定回路の第２安定状態においては、
ノード９は低レベルであフノード１０は高レベルである
。
イオード５と６を備えてお９、それらは、電源電圧導憩
７と８によって付勢されるよう構成された双安定回路を
形成するように接続さ扛ている。該双安定回路は、作動
中は第１安定状態であって、接合点すなわちノード９は
高レベルで、すなわち正のｔｉ導線の電圧に近いそれに
置かれておシ、接合点すなわちノード１０は低レベルで
、すなわち０電圧電源線８の電圧に近いそれに置かれて
おり、一方、該双安定回路の第２安定状態においては、
ノード９は低レベルであフノード１０は高レベルである
。
ｐチャネルトランジスタ１と２のチャネルは同じ長さで
あるが、図中、ミクロンでチャネル測定値を表示してい
るように、トランジスタ１のチャネルの方がトランジス
タ２のそれよりよほど広くなっている。従って、表示さ
れる通り、トランジスタ１のチャネルは幅４０ミクロン
、長さ８ミクロンとなっている。また、ｎチャネルトラ
ンジスタ３と４のチャネルに関しては、トランジスタ４
のチャネルはトランジスタ３のそれよシよほど広くなっ
ている。このような不同性のために、導線７と８の間の
電源電圧がゼロからゆつくシ上昇する場合、トランジス
タ利得および漏れ電流における不均衡性のため、該双安
定回路の前述の第１の安定状態、ノード９が高レベルで
ノード１０が低レベルという状態を生じる。
あるが、図中、ミクロンでチャネル測定値を表示してい
るように、トランジスタ１のチャネルの方がトランジス
タ２のそれよりよほど広くなっている。従って、表示さ
れる通り、トランジスタ１のチャネルは幅４０ミクロン
、長さ８ミクロンとなっている。また、ｎチャネルトラ
ンジスタ３と４のチャネルに関しては、トランジスタ４
のチャネルはトランジスタ３のそれよシよほど広くなっ
ている。このような不同性のために、導線７と８の間の
電源電圧がゼロからゆつくシ上昇する場合、トランジス
タ利得および漏れ電流における不均衡性のため、該双安
定回路の前述の第１の安定状態、ノード９が高レベルで
ノード１０が低レベルという状態を生じる。
なお２つのｎチャネルトランジスタ１１と１２によって
電流ミラー回路を形成するが、その作用は、電流Ｉ、に
正確に等しい電流工、を流すことであって、電流工、の
１丘はｐチャネルトランジスタ１３によって判定４札、
該トランジスタ１３は低電流低利得装置となっている。
電流ミラー回路を形成するが、その作用は、電流Ｉ、に
正確に等しい電流工、を流すことであって、電流工、の
１丘はｐチャネルトランジスタ１３によって判定４札、
該トランジスタ１３は低電流低利得装置となっている。
トランジスタ２とダイオード６の閾値電圧の和よシ低い
電源電圧値ではちるが、漏れ電流が優位を占めているそ
れ以上の高い電圧においては、電流工、の唾は、その時
点でトランジスタ２とダイオード６を介して流れる電流
工、の値よシ大きく、よってノード１０は低く保持され
る。
電源電圧値ではちるが、漏れ電流が優位を占めているそ
れ以上の高い電圧においては、電流工、の唾は、その時
点でトランジスタ２とダイオード６を介して流れる電流
工、の値よシ大きく、よってノード１０は低く保持され
る。
従って、電源電圧がゼロからゆつくシ上昇する場合、最
初に、トランジスタ１〜４における漏れ電流は、双安定
回路を、ノード１０が低レベルの状態にセットしようと
する。僅かに高目の電源電圧で電流ミラー回路は、ノー
ド１０を低レベルに保持しようとする。電源電圧が幾ら
かのマージンだケトランジスタ２とダイオード乙の閾値
の和を超える場合、双安定回路それ自体の状態がノード
１０が低いか高いかを判定する。例えば反転器１４と１
５を例にすると、ノード１０からの出力はリセット信号
として利用することができるが、該リセット信号は、双
安定回路をノード１０が高レベル状態にセットすること
によって、例えば、ノード９における適切な論理入力に
よって、除去することができる。
初に、トランジスタ１〜４における漏れ電流は、双安定
回路を、ノード１０が低レベルの状態にセットしようと
する。僅かに高目の電源電圧で電流ミラー回路は、ノー
ド１０を低レベルに保持しようとする。電源電圧が幾ら
かのマージンだケトランジスタ２とダイオード乙の閾値
の和を超える場合、双安定回路それ自体の状態がノード
１０が低いか高いかを判定する。例えば反転器１４と１
５を例にすると、ノード１０からの出力はリセット信号
として利用することができるが、該リセット信号は、双
安定回路をノード１０が高レベル状態にセットすること
によって、例えば、ノード９における適切な論理入力に
よって、除去することができる。
該論理入力は、トランジスタ１６によって与えられるが
、該トランジスタは、導電した際、前記パラグラフで引
用した閾値の和を電源電圧が超えると、リセット信号を
除去する。トランジスタ２の門値雷庄け１ボルトの穆彦
であり一ダイオード６０閾値電圧は２分の１ボルトの程
度であるので、双安定回路が切替わる電源電圧の値は１
．５ボルトの程度となる。比較すると、周知の閾値の和
リセット回路は２ボルトよシ大きい電源電圧で動作し、
そして直列ダイオードを付加することにより、ｚ５ボル
トよシ大きい電圧で動作することができる。
、該トランジスタは、導電した際、前記パラグラフで引
用した閾値の和を電源電圧が超えると、リセット信号を
除去する。トランジスタ２の門値雷庄け１ボルトの穆彦
であり一ダイオード６０閾値電圧は２分の１ボルトの程
度であるので、双安定回路が切替わる電源電圧の値は１
．５ボルトの程度となる。比較すると、周知の閾値の和
リセット回路は２ボルトよシ大きい電源電圧で動作し、
そして直列ダイオードを付加することにより、ｚ５ボル
トよシ大きい電圧で動作することができる。
リセット条件を除去する入力は、例えば計算機の押しボ
タンあるいは電話のキーバッドの操作のような信号であ
ってもよい、あるいはまた、図で示しであるように、本
リセット回路はトランジスタ１７〜２０を備える通常の
閾値和回路に結合されうるが、該回路は、トランジスタ
１６へのその出力が、導線７と８の間で２．５ボルトの
電源電圧で変化するように設計することもできる。電源
線８に接続されたトランジスタ１７への入力によって、
該結合回路構成からの出力は、電源電圧が２．５ボルト
以上に上るまでリセット条件を保持するが、電源電圧が
１．５ボルト以下になるまで、電源電圧を下げることに
ついてのリセットを発生しない。すなわち、該構成はヒ
ステリシスを発生する。
タンあるいは電話のキーバッドの操作のような信号であ
ってもよい、あるいはまた、図で示しであるように、本
リセット回路はトランジスタ１７〜２０を備える通常の
閾値和回路に結合されうるが、該回路は、トランジスタ
１６へのその出力が、導線７と８の間で２．５ボルトの
電源電圧で変化するように設計することもできる。電源
線８に接続されたトランジスタ１７への入力によって、
該結合回路構成からの出力は、電源電圧が２．５ボルト
以上に上るまでリセット条件を保持するが、電源電圧が
１．５ボルト以下になるまで、電源電圧を下げることに
ついてのリセットを発生しない。すなわち、該構成はヒ
ステリシスを発生する。
トランジスタ１７への入力が、上述のように、信号にな
る場合には、該信号によるリセットの除去は、電源電圧
が２−５ボルト以上である場合に行なわれるが、この場
合もまた、電源電圧が１．５ボルト以下に落下するまで
、リセットは行なわれないのである。
る場合には、該信号によるリセットの除去は、電源電圧
が２−５ボルト以上である場合に行なわれるが、この場
合もまた、電源電圧が１．５ボルト以下に落下するまで
、リセットは行なわれないのである。
トランジスタ１７への入力が反転器１５の出力から取ら
れる場合、その動作は、トランジスタ１７への入力が０
ポルト導線８に接続された場合と同様であるが、たｙ異
なる所は、一旦、上昇電源電圧によってリセットが除去
されると、トランジスタ１７はスイッチオフして、トラ
ンジスタ１８．１９および２０に、電源電圧が１．５ボ
ルト以下に降下して、リセット条件が再び確立されるま
で、事実上電流を流さないということである。このこと
によって回路構成の電流消費を、低いクリチカル範囲で
はあるが実用的な電源電圧において最小にしている。
れる場合、その動作は、トランジスタ１７への入力が０
ポルト導線８に接続された場合と同様であるが、たｙ異
なる所は、一旦、上昇電源電圧によってリセットが除去
されると、トランジスタ１７はスイッチオフして、トラ
ンジスタ１８．１９および２０に、電源電圧が１．５ボ
ルト以下に降下して、リセット条件が再び確立されるま
で、事実上電流を流さないということである。このこと
によって回路構成の電流消費を、低いクリチカル範囲で
はあるが実用的な電源電圧において最小にしている。
コンデンサ２１と２２は、電源電圧が０から急速に上昇
する場合、回路構成がリセット状態で開始することを保
証する働きをする。
する場合、回路構成がリセット状態で開始することを保
証する働きをする。
図は本発明によるパワーオンリセット回路構成である。
図中、１，２，３，４および１１，１２，１６，１７゜
１８．１９，２０はトランジスタ、５と６はダイオード
、９と１０はノード、１４と１５は反転器、セして２１
と２２はコンデンサをそれぞれ示す。
１８．１９，２０はトランジスタ、５と６はダイオード
、９と１０はノード、１４と１５は反転器、セして２１
と２２はコンデンサをそれぞれ示す。
Claims (3)
- （１）トランジスタ双安定回路を備える集積回路パワー
オンリセット回路構成であって、該回路の複数のトラン
ジスタは不同の大きさとなっており、よって回路構成へ
の電源電圧が実質的に０の値から上昇する場合、前記双
安定回路はその２つの安定状態のうちの所定の１つにセ
ットするようにしたことを特徴とする前記集積回路パワ
ーオンリセット回路構成。 - （２）双安定回路および前記双安定回路の出力と回路構
成の１電源電圧導線との間に導電路を与えるよう構成さ
れた電流ミラー回路とを備える集積回路パワーオンリセ
ット回路構成であって、該回路構成への電源電圧が実質
的に０の値から上昇する場合に、前記導電路における電
流の値は、少なくとも前記電源電圧が所定値を超えるま
で、前記双安定回路の出力の電位を、前記１電源電圧導
線の電位に保持するのに十分なものとなっていることを
特徴とする前記集積回路パワーオンリセット回路構成。 - （３）前記双安定回路のトランジスタ装置における漏れ
電流が、回路構成への電源電圧が実質的に０の値から上
昇する場合、前記双安定回路をその２つの安定状態のう
ちの所定の１つにセットするように構成されている双安
定回路と、前記双安定回路の出力と回路構成の１電源電
圧導線との間に導電路を与えるよう構成された電流ミラ
ー回路、とを備える集積回路パワーオンリセット回路構
成において、前記電源電圧が実質的にゼロの値から上昇
する場合、前記導電路における電流の値は、前記双安定
回路の出力の電位を、実質的に前記１電源電圧導線の電
位に保持するに十分なものとなっており、よって少なく
とも前記電源電圧の値が所定値を超えるまで、前記双安
定回路を前記所定状態にセットする、ことを特徴とする
前記集積回路パワーオンリセット回路構成。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| GB8518692 | 1985-07-24 | ||
| GB858518692A GB8518692D0 (en) | 1985-07-24 | 1985-07-24 | Power-on reset circuit arrangements |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6238026A true JPS6238026A (ja) | 1987-02-19 |
| JP2568398B2 JP2568398B2 (ja) | 1997-01-08 |
Family
ID=10582785
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61174687A Expired - Fee Related JP2568398B2 (ja) | 1985-07-24 | 1986-07-24 | パワ−オンリセツト回路構成 |
Country Status (8)
| Country | Link |
|---|---|
| US (1) | US4698531A (ja) |
| EP (1) | EP0211553B1 (ja) |
| JP (1) | JP2568398B2 (ja) |
| KR (1) | KR940011652B1 (ja) |
| AT (1) | ATE97770T1 (ja) |
| DE (1) | DE3689322T2 (ja) |
| GB (2) | GB8518692D0 (ja) |
| ZA (1) | ZA865416B (ja) |
Families Citing this family (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4783606A (en) * | 1987-04-14 | 1988-11-08 | Erich Goetting | Programming circuit for programmable logic array I/O cell |
| US4812679A (en) * | 1987-11-09 | 1989-03-14 | Motorola, Inc. | Power-on reset circuit |
| US4885476A (en) * | 1989-03-06 | 1989-12-05 | Motorola, Inc. | Power-on reset circuit |
| US5030845A (en) * | 1989-10-02 | 1991-07-09 | Texas Instruments Incorporated | Power-up pulse generator circuit |
| US5144159A (en) * | 1990-11-26 | 1992-09-01 | Delco Electronics Corporation | Power-on-reset (POR) circuit having power supply rise time independence |
| IT1246755B (it) * | 1990-12-28 | 1994-11-26 | Sgs Thomson Microelectronics | Circuito di pilotaggio veloce di un carico capacitivo per circuiti integrari, particolarmente memorie. |
| KR940004026Y1 (ko) * | 1991-05-13 | 1994-06-17 | 금성일렉트론 주식회사 | 바이어스의 스타트업회로 |
| US5309112A (en) * | 1992-07-16 | 1994-05-03 | Motorola, Inc. | Switched-capacitor circuit power down technique |
| TW252238B (ja) * | 1993-04-02 | 1995-07-21 | Seiko Electron Co Ltd | |
| JP3277410B2 (ja) * | 1993-06-25 | 2002-04-22 | ソニー株式会社 | パワーオンリセット回路 |
| JP3037031B2 (ja) * | 1993-08-02 | 2000-04-24 | 日本電気アイシーマイコンシステム株式会社 | パワーオン信号発生回路 |
| JPH1098380A (ja) * | 1996-09-24 | 1998-04-14 | Mitsubishi Electric Corp | Ｐｌｌ回路 |
| US7557604B2 (en) * | 2005-05-03 | 2009-07-07 | Oki Semiconductor Co., Ltd. | Input circuit for mode setting |
| US8536907B2 (en) * | 2011-09-24 | 2013-09-17 | Issc Technologies Corp. | Power on reset signal generating apparatus and method |
| US9397654B2 (en) | 2014-10-09 | 2016-07-19 | Qualcomm Incorporated | Low power externally biased power-on-reset circuit |
| US9473114B1 (en) * | 2015-04-15 | 2016-10-18 | Arm Limited | Power-on-reset detector |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5011754A (ja) * | 1973-06-04 | 1975-02-06 | ||
| US4023050A (en) * | 1976-05-10 | 1977-05-10 | Gte Laboratories Incorporated | Logic level converter |
| GB2012512A (en) * | 1978-01-16 | 1979-07-25 | Western Electric Co | Trasistor cicuit arrangements |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| IT1139929B (it) * | 1981-02-06 | 1986-09-24 | Rca Corp | Circuito generatore di impulsi utilizzante una sorgente di corrente |
| JPS5845695A (ja) * | 1981-09-10 | 1983-03-16 | Nec Corp | 絶縁ゲ−ト型記憶回路 |
| US4591745A (en) * | 1984-01-16 | 1986-05-27 | Itt Corporation | Power-on reset pulse generator |
-
1985
- 1985-07-24 GB GB858518692A patent/GB8518692D0/en active Pending
-
1986
- 1986-07-12 KR KR1019860005644A patent/KR940011652B1/ko not_active IP Right Cessation
- 1986-07-15 US US06/885,861 patent/US4698531A/en not_active Expired - Lifetime
- 1986-07-18 AT AT86305542T patent/ATE97770T1/de not_active IP Right Cessation
- 1986-07-18 GB GB08617600A patent/GB2179220B/en not_active Expired
- 1986-07-18 EP EP86305542A patent/EP0211553B1/en not_active Expired - Lifetime
- 1986-07-18 DE DE86305542T patent/DE3689322T2/de not_active Expired - Fee Related
- 1986-07-21 ZA ZA865416A patent/ZA865416B/xx unknown
- 1986-07-24 JP JP61174687A patent/JP2568398B2/ja not_active Expired - Fee Related
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5011754A (ja) * | 1973-06-04 | 1975-02-06 | ||
| US4023050A (en) * | 1976-05-10 | 1977-05-10 | Gte Laboratories Incorporated | Logic level converter |
| GB2012512A (en) * | 1978-01-16 | 1979-07-25 | Western Electric Co | Trasistor cicuit arrangements |
Also Published As
| Publication number | Publication date |
|---|---|
| DE3689322T2 (de) | 1994-03-17 |
| GB8617600D0 (en) | 1986-08-28 |
| DE3689322D1 (de) | 1994-01-05 |
| GB2179220B (en) | 1988-10-26 |
| EP0211553B1 (en) | 1993-11-24 |
| KR940011652B1 (ko) | 1994-12-23 |
| GB2179220A (en) | 1987-02-25 |
| US4698531A (en) | 1987-10-06 |
| EP0211553A1 (en) | 1987-02-25 |
| KR870001505A (ko) | 1987-03-14 |
| ZA865416B (en) | 1987-02-25 |
| ATE97770T1 (de) | 1993-12-15 |
| JP2568398B2 (ja) | 1997-01-08 |
| GB8518692D0 (en) | 1985-08-29 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR900006946B1 (ko) | 전원 어댑터 시스템 | |
| EP0157905B1 (en) | Semiconductor device | |
| JPS6238026A (ja) | パワ−オンリセツト回路構成 | |
| US6236249B1 (en) | Power-on reset circuit for a high density integrated circuit | |
| KR940010419B1 (ko) | 반도체집적회로 | |
| KR100283599B1 (ko) | 메모리 코어 구조 | |
| JP2869791B2 (ja) | 半導体集積回路装置およびそれを応用した電子装置 | |
| US4709172A (en) | Input-voltage detector circuit for CMOS integrated circuit | |
| IE54336B1 (en) | Volgate level detecting circuitry | |
| KR950000499B1 (ko) | 반도체 기억장치 | |
| US4260909A (en) | Back gate bias voltage generator circuit | |
| US4594688A (en) | Power supply circuit for flip-flop memory | |
| KR100299816B1 (ko) | 전압발생회로 | |
| US5345111A (en) | High-speed current sense amplifier | |
| US6606264B2 (en) | Programmable circuit and its method of operation | |
| US6265932B1 (en) | Substrate control voltage circuit of a semiconductor memory | |
| JPH06347337A (ja) | 温度検出回路 | |
| KR100275986B1 (ko) | 전압 발생 회로 | |
| US6191987B1 (en) | Semiconductor memory test circuit | |
| KR100269619B1 (ko) | 저전압 검출회로 | |
| JP2812074B2 (ja) | 半導体装置 | |
| EP0757352A1 (en) | Threshold detecting device | |
| JPH0374056B2 (ja) | ||
| JPS58169925A (ja) | ノ−ド電圧評価用の絶縁ゲ−ト電界効果トランジスタ集積回路 | |
| KR910007917Y1 (ko) | 스태틱램의 보조 전원회로 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |