JP2568398B2 - パワ−オンリセツト回路構成 - Google Patents
パワ−オンリセツト回路構成Info
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- JP2568398B2 JP2568398B2 JP61174687A JP17468786A JP2568398B2 JP 2568398 B2 JP2568398 B2 JP 2568398B2 JP 61174687 A JP61174687 A JP 61174687A JP 17468786 A JP17468786 A JP 17468786A JP 2568398 B2 JP2568398 B2 JP 2568398B2
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
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- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/22—Modifications for ensuring a predetermined initial state when the supply voltage has been applied
- H03K17/223—Modifications for ensuring a predetermined initial state when the supply voltage has been applied in field-effect transistor switches
-
- H—ELECTRICITY
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- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/356—Bistable circuits
- H03K3/356008—Bistable circuits ensuring a predetermined initial state when the supply voltage has been applied; storing the actual state when the supply voltage fails
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- Physics & Mathematics (AREA)
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Description
【発明の詳細な説明】 （イ）産業上の利用分野 本発明はパワーオンリセツト回路に関するが、特にし
かしそれに限られるものでなく、本発明はCMOS集積回路
において利用されるパワーオンリセツト回路構成に関す
る。
かしそれに限られるものでなく、本発明はCMOS集積回路
において利用されるパワーオンリセツト回路構成に関す
る。
（ロ）発明が解決しようとする問題点 パワーオンリセツト回路の目的は、電源電圧が非常に
低いレベルから上昇する場合に、論理および記録素子を
初期化すること、すなわち、そのような素子を周知の初
期状態にセツトすることである。これを行なうために、
該リセツト回路はそれ自体周知の状態で開始しなければ
ならない。リセツト回路は、例えば、計算機および電子
電話セツトにおいて利用される。
低いレベルから上昇する場合に、論理および記録素子を
初期化すること、すなわち、そのような素子を周知の初
期状態にセツトすることである。これを行なうために、
該リセツト回路はそれ自体周知の状態で開始しなければ
ならない。リセツト回路は、例えば、計算機および電子
電話セツトにおいて利用される。
リセツト回路が動作するのに要求される電圧は、関連
する回路の動作電圧範囲の関数となつている。該リセツ
ト回路が高すぎる電圧で動作する場合、論理および記録
素子はリセツトされうると共に使用しうる電圧がなお供
給されておりかつ、多くの利用例では、リセツト回路が
動作する電圧が低ければ低いほど、記憶素子は蓄積情報
をより長く保持する。
する回路の動作電圧範囲の関数となつている。該リセツ
ト回路が高すぎる電圧で動作する場合、論理および記録
素子はリセツトされうると共に使用しうる電圧がなお供
給されておりかつ、多くの利用例では、リセツト回路が
動作する電圧が低ければ低いほど、記憶素子は蓄積情報
をより長く保持する。
リセツト回路は広く２つに分類され、一方は、電源電
圧が急速に増加するのでリセツト状態を判定するのにコ
ンデンサが利用され得るものと、他方は電源電圧をゆつ
くりと増減するのである形式のレベル検出器回路が必要
とされるものがある。電源電圧をゆつくり変えるよう設
計された回路は、通常、コンデンサを付加することによ
つて、かなり容易に変化させることができ、急速に変化
する電源電圧をも処理する。
圧が急速に増加するのでリセツト状態を判定するのにコ
ンデンサが利用され得るものと、他方は電源電圧をゆつ
くりと増減するのである形式のレベル検出器回路が必要
とされるものがある。電源電圧をゆつくり変えるよう設
計された回路は、通常、コンデンサを付加することによ
つて、かなり容易に変化させることができ、急速に変化
する電源電圧をも処理する。
ゆつくり変化する電源電圧を処理する幾つかの周知の
リセツト回路において、検出電圧レベルは、ｎとｐのチ
ヤネルトランジスタ閾値電圧の和に、該トランジスタと
直列のダイオードの閾値電圧を含む付加マージンを加え
たものによつて判定される。そのようなリセツト回路は
一般に閾値和回路と称される。しかし、記憶素子は通
常、この閾値和電圧の半分以下の電源電圧に抑えるの
で、そのようなリセツト回路は高すぎる電圧で動作する
傾向がある。
リセツト回路において、検出電圧レベルは、ｎとｐのチ
ヤネルトランジスタ閾値電圧の和に、該トランジスタと
直列のダイオードの閾値電圧を含む付加マージンを加え
たものによつて判定される。そのようなリセツト回路は
一般に閾値和回路と称される。しかし、記憶素子は通
常、この閾値和電圧の半分以下の電源電圧に抑えるの
で、そのようなリセツト回路は高すぎる電圧で動作する
傾向がある。
本発明の特徴によれば、集積回路パワーオンリセット
回路構成は、双安定回路を形成するために互いに交差し
て接続された一組のＰチヤネルトランジスタ１、２およ
び一組のｎチヤネルトランジスタ３、４と、前記双安定
回路を構成する１のトランジスタ４と並列に接続され、
前記双安定回路の一の出力10と前記集積回路パワーオン
リセット回路構成の１の電源線８との間に導電路を供給
するように配置された電流ミラー回路11、12、13とを具
備し、前記集積回路パワーオンリセツト回路構成は、供
給電圧が実質的にゼロ値から上昇する場合に、前記出力
および前記電源線の間のトランジスタ内の初期漏れ電
流、およびその後の前記電流ミラー回路が動作状態にな
つたときの前記導電路を供給する前記トランジスタ内の
電流値は、少なくとも前記電源電圧が所定値を超えるま
で、前記双安定回路の前記出力の電位を前記１の電源線
の電位に実質的に維持するのに十分なものとなつてい
る。
回路構成は、双安定回路を形成するために互いに交差し
て接続された一組のＰチヤネルトランジスタ１、２およ
び一組のｎチヤネルトランジスタ３、４と、前記双安定
回路を構成する１のトランジスタ４と並列に接続され、
前記双安定回路の一の出力10と前記集積回路パワーオン
リセット回路構成の１の電源線８との間に導電路を供給
するように配置された電流ミラー回路11、12、13とを具
備し、前記集積回路パワーオンリセツト回路構成は、供
給電圧が実質的にゼロ値から上昇する場合に、前記出力
および前記電源線の間のトランジスタ内の初期漏れ電
流、およびその後の前記電流ミラー回路が動作状態にな
つたときの前記導電路を供給する前記トランジスタ内の
電流値は、少なくとも前記電源電圧が所定値を超えるま
で、前記双安定回路の前記出力の電位を前記１の電源線
の電位に実質的に維持するのに十分なものとなつてい
る。
本発明の別の特徴によれば、集積回路パワーオンリセ
ツト回路構成は、前記双安定回路の１のトランジスタ４
のチヤネル幅が、前記双安定回路内の同導電型の他方の
トランジスタ３のチヤネル幅よりも大きい。
ツト回路構成は、前記双安定回路の１のトランジスタ４
のチヤネル幅が、前記双安定回路内の同導電型の他方の
トランジスタ３のチヤネル幅よりも大きい。
（ハ） 実施例 次に、本発明によるパワーオンリセツト回路構成につ
いて、該回路構成を概略的に示す図面を参照しながら、
例を挙げて説明する。
いて、該回路構成を概略的に示す図面を参照しながら、
例を挙げて説明する。
図面では、リセツト回路はトランジスタ１〜４および
ダイオード５と６を備えており、それらは、電源電圧導
線７と８によつて付勢されるよう構成された双安定回路
を形成するように接続されている。該双安定回路は、作
動中は第１安定状態であつて、接合点すなわちノード９
は高レベルで、すなわち正の電源線７の電圧に近いそれ
に置かれており、接合点すなわちノード10は低レベル
で、すなわち０電圧電源線８の電圧に近いそれに置かれ
ており、一方、該双安定回路の第２安定状態において
は、ノード９は低レベルでありノード10は高レベルであ
る。
ダイオード５と６を備えており、それらは、電源電圧導
線７と８によつて付勢されるよう構成された双安定回路
を形成するように接続されている。該双安定回路は、作
動中は第１安定状態であつて、接合点すなわちノード９
は高レベルで、すなわち正の電源線７の電圧に近いそれ
に置かれており、接合点すなわちノード10は低レベル
で、すなわち０電圧電源線８の電圧に近いそれに置かれ
ており、一方、該双安定回路の第２安定状態において
は、ノード９は低レベルでありノード10は高レベルであ
る。
ｐチヤネルトランジスタ１と２のチヤネルは同じ長さ
であるが、図中、ミクロンでチヤネル測定値を表示して
いるように、トランジスタ１のチヤネルの方がトランジ
スタ２のそれよりよほど広くなつている。従つて、表示
される通り、トランジスタ１のチヤネルは幅40ミクロ
ン、長さ８ミクロンとなつている。また、ｎチヤネルト
ランジスタ３と４のチヤネルに関しては、トランジスタ
４のチヤネルはトランジスタ３のそれよりよほど広くな
つている。このような不同性のために、導線７と８の間
の電源電圧がゼロからゆつくり上昇する場合、トランジ
スタ利得および漏れ電流における不均衡性のため、該双
安定回路の前述の第１の安定状態、ノード９が高レベル
でノード10が低レベルという状態を生じる。
であるが、図中、ミクロンでチヤネル測定値を表示して
いるように、トランジスタ１のチヤネルの方がトランジ
スタ２のそれよりよほど広くなつている。従つて、表示
される通り、トランジスタ１のチヤネルは幅40ミクロ
ン、長さ８ミクロンとなつている。また、ｎチヤネルト
ランジスタ３と４のチヤネルに関しては、トランジスタ
４のチヤネルはトランジスタ３のそれよりよほど広くな
つている。このような不同性のために、導線７と８の間
の電源電圧がゼロからゆつくり上昇する場合、トランジ
スタ利得および漏れ電流における不均衡性のため、該双
安定回路の前述の第１の安定状態、ノード９が高レベル
でノード10が低レベルという状態を生じる。
なお２つのｎチヤネルトランジスタ11と12によつて電
流ミラー回路を形成するが、その作用は、電流I3に正確
に等しい電流I2を流すことであつて、電流I3の値はｐチ
ヤネルトランジスタ13によつて判定され、該トランジス
タ13は低電流低利得装置となつている。
流ミラー回路を形成するが、その作用は、電流I3に正確
に等しい電流I2を流すことであつて、電流I3の値はｐチ
ヤネルトランジスタ13によつて判定され、該トランジス
タ13は低電流低利得装置となつている。
トランジスタ２とダイオード６の閾値電圧の和より低
い電源電圧値ではあるが、漏れ電流が優位を占めている
それ以上の高い電圧においては、電流I2の値は、その時
点でトランジスタ２とダイオード６を介して流れる電流
I1の値より大きく、よつてノード10は低く保持される。
い電源電圧値ではあるが、漏れ電流が優位を占めている
それ以上の高い電圧においては、電流I2の値は、その時
点でトランジスタ２とダイオード６を介して流れる電流
I1の値より大きく、よつてノード10は低く保持される。
従つて、電源電圧がゼロからゆつくり上昇する場合、
最初に、トランジスタ１〜４における漏れ電流は、双安
定回路を、ノード10が低レベルの状態にセツトしようと
する。僅かに高目の電源電圧で電流ミラー回路は、ノー
ド10を低レベルに保持しようとする。電源電圧が幾らか
のマージンだけトランジスタ２とダイオード６の閾値の
和を超える場合、双安定回路それ自体の状態がノード10
が低いか高いかを判定する。例えば反転器14と15を例に
すると、ノード10からの出力はリセツト信号として利用
することができるが、該リセツト信号は、双安定回路を
ノード10が高レベル状態にセツトすることによつて、例
えば、ノード９における適切な論理入力によつて、除去
することができる。
最初に、トランジスタ１〜４における漏れ電流は、双安
定回路を、ノード10が低レベルの状態にセツトしようと
する。僅かに高目の電源電圧で電流ミラー回路は、ノー
ド10を低レベルに保持しようとする。電源電圧が幾らか
のマージンだけトランジスタ２とダイオード６の閾値の
和を超える場合、双安定回路それ自体の状態がノード10
が低いか高いかを判定する。例えば反転器14と15を例に
すると、ノード10からの出力はリセツト信号として利用
することができるが、該リセツト信号は、双安定回路を
ノード10が高レベル状態にセツトすることによつて、例
えば、ノード９における適切な論理入力によつて、除去
することができる。
該論理入力は、トランジスタ16によつて与えられる
が、該トランジスタは、導電した際、前記パラグラフで
引用した閾値の和を電源電圧が超えると、リセツト信号
を除去する。トランジスタ２の閾値電圧は１ボルトの程
度であり、ダイオード６の閾値電圧は２分の１ボルトの
程度であるので、双安定回路が切替わる電源電圧の値は
1.5ボルトの程度となる。比較すると、周知の閾値の和
リセツト回路は２ボルトより大きい電源電圧で動作し、
そして直列ダイオードを付加することにより、2.5ボル
トより大きい電圧で動作することができる。
が、該トランジスタは、導電した際、前記パラグラフで
引用した閾値の和を電源電圧が超えると、リセツト信号
を除去する。トランジスタ２の閾値電圧は１ボルトの程
度であり、ダイオード６の閾値電圧は２分の１ボルトの
程度であるので、双安定回路が切替わる電源電圧の値は
1.5ボルトの程度となる。比較すると、周知の閾値の和
リセツト回路は２ボルトより大きい電源電圧で動作し、
そして直列ダイオードを付加することにより、2.5ボル
トより大きい電圧で動作することができる。
リセツト条件を除去する入力は、例えば計算機の押し
ボタンあるいは電話のキーパツドの操作のような信号で
あつてもよい。あるいはまた、図で示してあるように、
本リセツト回路はトランジスタ17〜20を備える通常の閾
値和回路に結合されうるが、該回路は、トランジスタ16
へのその出力が、導線７と８の間で2.5ボルトの電源電
圧で変化するように設計することもできる。電源線８に
接続されたトランジスタ17への入力によつて、該結合回
路構成からの出力は、電源電圧が2.5ボルト以上に上る
までリセツト条件を保持するが、電源電圧が1.5ボルト
以下になるまで、電源電圧を下げることについてのリセ
ツトを発生しない。すなわち、該構成はヒステリシスを
発生する。
ボタンあるいは電話のキーパツドの操作のような信号で
あつてもよい。あるいはまた、図で示してあるように、
本リセツト回路はトランジスタ17〜20を備える通常の閾
値和回路に結合されうるが、該回路は、トランジスタ16
へのその出力が、導線７と８の間で2.5ボルトの電源電
圧で変化するように設計することもできる。電源線８に
接続されたトランジスタ17への入力によつて、該結合回
路構成からの出力は、電源電圧が2.5ボルト以上に上る
までリセツト条件を保持するが、電源電圧が1.5ボルト
以下になるまで、電源電圧を下げることについてのリセ
ツトを発生しない。すなわち、該構成はヒステリシスを
発生する。
トランジスタ17への入力が、上述のように、信号にな
る場合には、該信号によるリセツトの除去は、電源電圧
が2.5ボルト以上である場合に行なわれるが、この場合
もまた、電源電圧が1.5ボルト以下に落下するまで、リ
セツトは行なわれないのである。
る場合には、該信号によるリセツトの除去は、電源電圧
が2.5ボルト以上である場合に行なわれるが、この場合
もまた、電源電圧が1.5ボルト以下に落下するまで、リ
セツトは行なわれないのである。
トランジスタ17への入力が反転器15の出力から取られ
る場合、その動作は、トランジスタ17への入力が０ボル
ト導線８に接続された場合と同様であるが、たヾ異なる
所は、一旦、上昇電源電圧によつてリセツトが除去され
ると、トランジスタ17はスイツチオフして、トランジス
タ18,19および20は、電源電圧が1.5ボルト以下に降下し
て、リセツト条件が再び確立されるまで、事実上電流を
流さないということである。このことによつて回路構成
の電流消費を、低いクリチカル範囲ではあるが実用的な
電源電圧において最小にしている。
る場合、その動作は、トランジスタ17への入力が０ボル
ト導線８に接続された場合と同様であるが、たヾ異なる
所は、一旦、上昇電源電圧によつてリセツトが除去され
ると、トランジスタ17はスイツチオフして、トランジス
タ18,19および20は、電源電圧が1.5ボルト以下に降下し
て、リセツト条件が再び確立されるまで、事実上電流を
流さないということである。このことによつて回路構成
の電流消費を、低いクリチカル範囲ではあるが実用的な
電源電圧において最小にしている。
コンデンサ21と22は、電源電圧が０から急速に上昇す
る場合、回路構成がリセツト状態で開始することを保証
する働きをする。
る場合、回路構成がリセツト状態で開始することを保証
する働きをする。
図は本発明によるパワーオンリセツト回路構成である。 図中、1,2,3,4および11,12,16,17,18,19,20はトランジ
スタ、５と６はダイオード、９と10はノード、14と15は
反転器、そして21と22はコンデンサをそれぞれ示す。
スタ、５と６はダイオード、９と10はノード、14と15は
反転器、そして21と22はコンデンサをそれぞれ示す。
フロントページの続き (56)参考文献 特開 昭50−11754（ＪＰ，Ａ) 特開 昭58−45695（ＪＰ，Ａ) 米国特許４，023，050（ＵＳ，Ａ) 米国特許４，591，745（ＵＳ，Ａ) 英国特許２，012，512（ＧＢ，Ａ) 英国特許２，092，850（ＧＢ，Ａ)
Claims (2)
- 【請求項１】双安定回路を形成するために互いに交差し
て接続された一組のＰチヤネルトランジスタ１、２およ
び一組のｎチヤネルトランジスタ３、４と、 前記双安定回路を構成する１のトランジスタ４と並列に
接続され、前記双安定回路の一の出力10と前記集積回路
パワーオンリセット回路構成の１の電源線８との間に導
電路を供給するように配置された電流ミラー回路11、1
2、13とを具備する集積回路パワーオンリセット回路構
成であって、 前記集積回路パワーオンリセツト回路構成は、供給電圧
が実質的にゼロ値から上昇する場合に、前記出力および
前記電源線の間のトランジスタ内の初期漏れ電流、およ
びその後の前記電流ミラー回路が動作状態になつたとき
の前記導電路を供給する前記トランジスタ内の電流値
は、少なくとも前記電源電圧が所定値を超えるまで、前
記双安定回路の前記出力の電位を前記１の電源線の電位
に実質的に維持するのに十分なものとなつていることを
特徴とする集積回路パワーオンリセツト回路構成。 - 【請求項２】特許請求の範囲第１項に記載の集積回路パ
ワーオンリセツト回路構成において、前記双安定回路の
１のトランジスタ４のチヤネル幅が、前記双安定回路内
の同導電型の他方のトランジスタ３のチヤネル幅よりも
大きいことを特徴とする集積回路パワーオンリセツト回
路構成。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| GB858518692A GB8518692D0 (en) | 1985-07-24 | 1985-07-24 | Power-on reset circuit arrangements |
| GB8518692 | 1985-07-24 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6238026A JPS6238026A (ja) | 1987-02-19 |
| JP2568398B2 true JP2568398B2 (ja) | 1997-01-08 |
Family
ID=10582785
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61174687A Expired - Fee Related JP2568398B2 (ja) | 1985-07-24 | 1986-07-24 | パワ−オンリセツト回路構成 |
Country Status (8)
| Country | Link |
|---|---|
| US (1) | US4698531A (ja) |
| EP (1) | EP0211553B1 (ja) |
| JP (1) | JP2568398B2 (ja) |
| KR (1) | KR940011652B1 (ja) |
| AT (1) | ATE97770T1 (ja) |
| DE (1) | DE3689322T2 (ja) |
| GB (2) | GB8518692D0 (ja) |
| ZA (1) | ZA865416B (ja) |
Families Citing this family (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US4885476A (en) * | 1989-03-06 | 1989-12-05 | Motorola, Inc. | Power-on reset circuit |
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| KR940004026Y1 (ko) * | 1991-05-13 | 1994-06-17 | 금성일렉트론 주식회사 | 바이어스의 스타트업회로 |
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| US4591745A (en) * | 1984-01-16 | 1986-05-27 | Itt Corporation | Power-on reset pulse generator |
-
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