JPH0793032B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH0793032B2 JPH0793032B2 JP10830989A JP10830989A JPH0793032B2 JP H0793032 B2 JPH0793032 B2 JP H0793032B2 JP 10830989 A JP10830989 A JP 10830989A JP 10830989 A JP10830989 A JP 10830989A JP H0793032 B2 JPH0793032 B2 JP H0793032B2
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- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/26—Sensing or reading circuits; Data output circuits
- G11C16/28—Sensing or reading circuits; Data output circuits using differential sensing or reference cells, e.g. dummy cells
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
- G11C7/062—Differential amplifiers of non-latching type, e.g. comparators, long-tailed pairs
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
- G11C7/067—Single-ended amplifiers
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Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は絶縁ゲート型電界効果型トランジスタを主な構
成要素とする半導体記憶装置に関し、特に、高速度を要
求される半導体記憶装置の読み出し回路に関する。
成要素とする半導体記憶装置に関し、特に、高速度を要
求される半導体記憶装置の読み出し回路に関する。
［従来の技術］ 第７図は従来の半導体記憶装置の読み出し回路の主要部
を示したものである。
を示したものである。
以下に、第７図を用いて、従来における読み出し時の動
作について説明する。
作について説明する。
メモリセルアレイ100は、列方向，行方向に記憶素子が
マトリクス状に配置された構成となっており、列方向は
Ｙアドレス線Yi,行方向はＸアドレス線Xjにより１ビッ
トの記憶素子が選択される。説明を簡単にするために選
択された記憶素子MCとして１ビットのみを図示する。
マトリクス状に配置された構成となっており、列方向は
Ｙアドレス線Yi,行方向はＸアドレス線Xjにより１ビッ
トの記憶素子が選択される。説明を簡単にするために選
択された記憶素子MCとして１ビットのみを図示する。
記憶素子MCは書き込み時に２種のしきい値電圧のうちい
ずれか一方が設定される。仮に２種のしきい値電圧をそ
れぞれＶTLOW,VTHiと称し、また読み出し時に選択した
記憶素子MCのゲートに印加する電圧をＶGとするとＶTLO
W＜ＶG＜ＶTHiなる関係を満たすように、それぞれの電
圧を設定する。
ずれか一方が設定される。仮に２種のしきい値電圧をそ
れぞれＶTLOW,VTHiと称し、また読み出し時に選択した
記憶素子MCのゲートに印加する電圧をＶGとするとＶTLO
W＜ＶG＜ＶTHiなる関係を満たすように、それぞれの電
圧を設定する。
読み出し時にしきい値電圧がＶTLOWである記憶素子MCが
選択された場合、この記憶素子は導通状態となるので、
以下、この記憶素子をONビットと称する。
選択された場合、この記憶素子は導通状態となるので、
以下、この記憶素子をONビットと称する。
一方、しきい値電圧がＶTHiである場合、記憶素子は非
導通状態となるので、以下、OFFビットと称する。
導通状態となるので、以下、OFFビットと称する。
さて、第７図において選択された記憶素子MCがONビット
であれば、記憶素子MCには電流ＩMが流れ、節点SAの電
圧は低下し、節点SBの電圧が上昇し、Ｎチャネル型電解
効果トランジスタQ2が導通して節点SCの電圧は第８図に
示す負荷曲線上をＶCC−ＶTP（すなわち、電源電圧ＶCC
とトランジスタQ1のしきい値電圧ＶTPとの差）から移動
し、点P1（以下、ＶSC（ON）と称する）で平衡する。こ
の時、Ｐチャネル型電解効果トランジスタQ1にも電流Ｉ
Mが流れ、さらにＰチャネル型電解効果トランジスタQ33
にはｎ・ＩM（n:実数）なる電流が流れるようトランジ
スタQ33のディメンジョンを設計している。
であれば、記憶素子MCには電流ＩMが流れ、節点SAの電
圧は低下し、節点SBの電圧が上昇し、Ｎチャネル型電解
効果トランジスタQ2が導通して節点SCの電圧は第８図に
示す負荷曲線上をＶCC−ＶTP（すなわち、電源電圧ＶCC
とトランジスタQ1のしきい値電圧ＶTPとの差）から移動
し、点P1（以下、ＶSC（ON）と称する）で平衡する。こ
の時、Ｐチャネル型電解効果トランジスタQ1にも電流Ｉ
Mが流れ、さらにＰチャネル型電解効果トランジスタQ33
にはｎ・ＩM（n:実数）なる電流が流れるようトランジ
スタQ33のディメンジョンを設計している。
一方、OFFビットが選択された場合、記憶素子MCは非導
通であり、節点SCの電圧ＶSCは、第８図中の点S1で平衡
する。点S1の電圧はＶCC−ＶTPであり、以下この値をＶ
SC（OFF）と称する。
通であり、節点SCの電圧ＶSCは、第８図中の点S1で平衡
する。点S1の電圧はＶCC−ＶTPであり、以下この値をＶ
SC（OFF）と称する。
第７図に示す基準電圧発生回路320において、前記記憶
素子MCと同一の構造であるダミーセルMRはONビットであ
り、読み出し時に電流ＩR（＝ＩM）を流す。
素子MCと同一の構造であるダミーセルMRはONビットであ
り、読み出し時に電流ＩR（＝ＩM）を流す。
センスアンプ回路310と部分回路330はＮチャネル型電解
効果トランジスタQ34とＱR34についてのみ相違点を有
し、トランジスタQ34のゲート幅／ゲート長＝β1,トラ
ンジスタＱR34のそれをβ２と定義すると、β1:β２＝
m:1（m:実数）となるように設計されている。Ｐチャネ
ル型電解効果トランジスタＱR33に流れる電流はｎ・ＩR
（＝ｎ・ＩM）であり、トランジスタQ34に流れる電流は
ONビット選択の時n/m・ＩMであり、OFFビット選択の時
には電流は流れない。
効果トランジスタQ34とＱR34についてのみ相違点を有
し、トランジスタQ34のゲート幅／ゲート長＝β1,トラ
ンジスタＱR34のそれをβ２と定義すると、β1:β２＝
m:1（m:実数）となるように設計されている。Ｐチャネ
ル型電解効果トランジスタＱR33に流れる電流はｎ・ＩR
（＝ｎ・ＩM）であり、トランジスタQ34に流れる電流は
ONビット選択の時n/m・ＩMであり、OFFビット選択の時
には電流は流れない。
第９図にセンスアンプ回路310の電流電圧特性を示す。
トランジスタQ33,Q34,QR33に流れる電流をそれぞれI33,
I34,IR33とすると、OFFビット選択の時はI33には電流が
流れないので、節点SJの電圧ＶSJはGND（接地）レベル
である。
トランジスタQ33,Q34,QR33に流れる電流をそれぞれI33,
I34,IR33とすると、OFFビット選択の時はI33には電流が
流れないので、節点SJの電圧ＶSJはGND（接地）レベル
である。
一方、ONビット選択の時は２本のＩ−Ｖ曲線が交わる点
の電位ＶSJ（ON）が出力される。
の電位ＶSJ（ON）が出力される。
第10図にONビットを選択したときの各節点SA,SB,SC,SJ,
SO3の電圧波形を示す。すなわち、節点SAの微小な電圧
変化を増幅し出力を得ることを示している。
SO3の電圧波形を示す。すなわち、節点SAの微小な電圧
変化を増幅し出力を得ることを示している。
［発明が解決しようとする課題］ 上述した従来の半導体記憶装置のセンスアンプ出力SJの
反転速度はトランジスタQ33,Q34に流れる電流I33,I34に
依存する。I33＝ｎ・ＩM,I34＝n/m・ＩR（＝n/m・ＩM）
で示されるように、I33,I34は記憶素子の相互コンダク
タンスgmが支配する。
反転速度はトランジスタQ33,Q34に流れる電流I33,I34に
依存する。I33＝ｎ・ＩM,I34＝n/m・ＩR（＝n/m・ＩM）
で示されるように、I33,I34は記憶素子の相互コンダク
タンスgmが支配する。
ところが大容量の半導体記憶装置においては、メモリセ
ルアレイの集積度を高めるために、記憶素子のゲート幅
を極力小さくする、あるいは記憶素子の縦積み方法を採
用するなど、記憶素子の相互コンダクタンスgmは低い値
に設定されがちである。
ルアレイの集積度を高めるために、記憶素子のゲート幅
を極力小さくする、あるいは記憶素子の縦積み方法を採
用するなど、記憶素子の相互コンダクタンスgmは低い値
に設定されがちである。
例えば大容量マスクROMにおいては、 I33＝ｎ・ＩM＝４・15μＡ＝60μＡ程度に設定されてお
り、出力バッファへ至る反転増幅器340を駆動する能力
が不足していることに加えて、センスアンプ出力電圧Ｖ
SJの振幅が大きいため、節点SJの反転速度が遅い。
り、出力バッファへ至る反転増幅器340を駆動する能力
が不足していることに加えて、センスアンプ出力電圧Ｖ
SJの振幅が大きいため、節点SJの反転速度が遅い。
従って、従来の半導体記憶装置では、大容量かつ高速性
が要求される半導体記憶装置には適さないという欠点が
ある。
が要求される半導体記憶装置には適さないという欠点が
ある。
本発明は上記従来の事情に鑑みなされたもので、高速度
な読み出し動作を実現する半導体記憶装置を提供するこ
とを目的とする。
な読み出し動作を実現する半導体記憶装置を提供するこ
とを目的とする。
［課題を解決するための手段］ 本発明の半導体記憶装置は、複数の記憶素子と、前記記
憶素子の記憶内容に応じて変化するデジット線の電圧を
検出するセンスアンプ回路とを有する半導体記憶装置に
おいて、前記センスアンプ回路は前記デジット線を入力
とする第１の反転増幅器と、前記第１の反転増幅器の出
力がゲートに、ソースが前記デジット線に電気的に接続
された第２の電界効果型トランジスタと、電源がソース
に、前記第２のトランジスタのドレインがゲート及びド
レインに接続された第１の電界効果型トランジスタと、
前記第１の電界効果型トランジスタのドレインをゲート
入力とし、ソースを電源に接続した第３の電界効果型ト
ランジスタと、前記第３の電界効果型トランジスタのド
レインがゲート及びドレインに、ソースが接地に接続さ
れた第４の電界効果型トランジスタと、前記第１の電界
効果型トランジスタのドレインをゲート入力とし、ドレ
インを電源にソースを前記比較検出器の入力に接続した
第５の電界効果型トランジスタと、前記第３の電界効果
型トランジスタのドレインをゲートに、前記第５の電界
効果型トランジスタのソースがトレインに、接地がソー
スに接続された第６の電界効果型トランジスタとを備え
て構成されていることを特徴とする。
憶素子の記憶内容に応じて変化するデジット線の電圧を
検出するセンスアンプ回路とを有する半導体記憶装置に
おいて、前記センスアンプ回路は前記デジット線を入力
とする第１の反転増幅器と、前記第１の反転増幅器の出
力がゲートに、ソースが前記デジット線に電気的に接続
された第２の電界効果型トランジスタと、電源がソース
に、前記第２のトランジスタのドレインがゲート及びド
レインに接続された第１の電界効果型トランジスタと、
前記第１の電界効果型トランジスタのドレインをゲート
入力とし、ソースを電源に接続した第３の電界効果型ト
ランジスタと、前記第３の電界効果型トランジスタのド
レインがゲート及びドレインに、ソースが接地に接続さ
れた第４の電界効果型トランジスタと、前記第１の電界
効果型トランジスタのドレインをゲート入力とし、ドレ
インを電源にソースを前記比較検出器の入力に接続した
第５の電界効果型トランジスタと、前記第３の電界効果
型トランジスタのドレインをゲートに、前記第５の電界
効果型トランジスタのソースがトレインに、接地がソー
スに接続された第６の電界効果型トランジスタとを備え
て構成されていることを特徴とする。
［発明の従来技術に対する相違点］ 上述した従来の半導体記憶装置に対し、本発明はセンス
アンプ回路において、電流の増幅率が高く、かつセンス
アンプ出力電圧の振幅を縮小しているので、センスアン
プ出力の反転速度が速いという相違点を有する。
アンプ回路において、電流の増幅率が高く、かつセンス
アンプ出力電圧の振幅を縮小しているので、センスアン
プ出力の反転速度が速いという相違点を有する。
［実施例］ 次に本発明について図面を参照して説明する。
第１図に本発明の一実施例を示す。従来例と同一の箇所
については同一の符号を付してある。
については同一の符号を付してある。
本実施例の半導体記憶装置は、複数の記憶素子MCと、記
憶素子MCの記憶内容「０」または「１」に応じて変化す
るデジット線101の電圧を検出するセンスアンプ回路110
と、出力が「０」に対応するセンスアンプ回路110の出
力電圧ＶSEと、「１」に対応するセンスアンプ回路110
の出力電圧ＶSEとの中間電圧ＶREを出力する基準電圧発
生回路120と、センスアンプ回路110の出力電圧と基準電
圧発生回路120の出力電圧との差を比較して検出する比
較検出器140とを有している。
憶素子MCの記憶内容「０」または「１」に応じて変化す
るデジット線101の電圧を検出するセンスアンプ回路110
と、出力が「０」に対応するセンスアンプ回路110の出
力電圧ＶSEと、「１」に対応するセンスアンプ回路110
の出力電圧ＶSEとの中間電圧ＶREを出力する基準電圧発
生回路120と、センスアンプ回路110の出力電圧と基準電
圧発生回路120の出力電圧との差を比較して検出する比
較検出器140とを有している。
そして、前記センスアンプ回路110は、デジット線101を
入力とする第１の反転増幅器111と、第１の反転増幅器1
11の出力がゲートに、ソースがデジット線101に電気的
に接続された第２のＮチャネル型電解効果トランジスタ
Q2と、電源がソースに第２のトランジスタQ2のドレイン
がゲート及びドレインに接続された第１のＰチャネル型
電解効果トランジスタQ1と、第１のトランジスタQ1のド
レインをゲート入力としソースを電源に接続した第３の
Ｐチャネル型電解効果トランジスタQ3と、第３のトラン
ジスタQ3のドレインがゲート及びドレインにソースが接
地に接続された第４のＮチャネル型電解効果トランジス
タQ4と、第１のトランジスタQ1のドレインをゲート入力
としドレインを電源にソースを比較検出器140の入力に
接続した第５のＮチャネル型電解効果トランジスタQ5
と、第３のトランジスタQ3のドレインをゲートに第５の
トランジスタQ5のソースがドレインに、接地がソースに
接続された第６のＮチャネル型電解効果トランジスタQ6
とから構成されている。
入力とする第１の反転増幅器111と、第１の反転増幅器1
11の出力がゲートに、ソースがデジット線101に電気的
に接続された第２のＮチャネル型電解効果トランジスタ
Q2と、電源がソースに第２のトランジスタQ2のドレイン
がゲート及びドレインに接続された第１のＰチャネル型
電解効果トランジスタQ1と、第１のトランジスタQ1のド
レインをゲート入力としソースを電源に接続した第３の
Ｐチャネル型電解効果トランジスタQ3と、第３のトラン
ジスタQ3のドレインがゲート及びドレインにソースが接
地に接続された第４のＮチャネル型電解効果トランジス
タQ4と、第１のトランジスタQ1のドレインをゲート入力
としドレインを電源にソースを比較検出器140の入力に
接続した第５のＮチャネル型電解効果トランジスタQ5
と、第３のトランジスタQ3のドレインをゲートに第５の
トランジスタQ5のソースがドレインに、接地がソースに
接続された第６のＮチャネル型電解効果トランジスタQ6
とから構成されている。
また、前記基準電圧発生回路120は、前記センスアンプ
回路110と同一回路構成を取り、前記デジット線101に相
当する節点が常に導通するように制御された電解効果型
トランジスタMRのドレインに接続された構成されてい
る。
回路110と同一回路構成を取り、前記デジット線101に相
当する節点が常に導通するように制御された電解効果型
トランジスタMRのドレインに接続された構成されてい
る。
次いで、本実施例の作用を説明する。電界効果型トラン
ジスタQ1〜Q6,QR1〜ＱR6に流れる電流をI1〜I6,IR1〜Ｉ
R6と称し、各節点の電圧をONビット選択時、OFFビット
選択時にそれぞれV__（ON）,V__（OFF）と称する。
ジスタQ1〜Q6,QR1〜ＱR6に流れる電流をI1〜I6,IR1〜Ｉ
R6と称し、各節点の電圧をONビット選択時、OFFビット
選択時にそれぞれV__（ON）,V__（OFF）と称する。
さて、センスアンプ回路の部分回路115において、トラ
ンジスタQ3のゲート幅／ゲート長＝β３とし、トランジ
スタQ1のそれをβ１とすると、β1:β３＝1:n1（n1:実
数）となるように設計を行う。この時ONビット選択時に
記憶素子MCに流れる電流がＩMであるから、I1＝ＩM,I3
＝n1・ＩMなる関係が成立する。つまり、トランジスタQ
3はＩMをn1倍に増幅する。ここで第２図にセンスアンプ
回路の電流電圧特性を示す。第２図（ａ）はトランジス
タQ3,Q4の電流電圧特性を示すものであり、２本の曲線
が交わる点が、ONビット選択時の節点SDの電圧ＶSD（O
N）となり、OFFビット選択時の節点SDの電圧ＶSD（OF
F）はトランジスタQ4のしきい値電圧ＶT4となる。
ンジスタQ3のゲート幅／ゲート長＝β３とし、トランジ
スタQ1のそれをβ１とすると、β1:β３＝1:n1（n1:実
数）となるように設計を行う。この時ONビット選択時に
記憶素子MCに流れる電流がＩMであるから、I1＝ＩM,I3
＝n1・ＩMなる関係が成立する。つまり、トランジスタQ
3はＩMをn1倍に増幅する。ここで第２図にセンスアンプ
回路の電流電圧特性を示す。第２図（ａ）はトランジス
タQ3,Q4の電流電圧特性を示すものであり、２本の曲線
が交わる点が、ONビット選択時の節点SDの電圧ＶSD（O
N）となり、OFFビット選択時の節点SDの電圧ＶSD（OF
F）はトランジスタQ4のしきい値電圧ＶT4となる。
トランジスタQ4及びQ6のゲート幅／ゲート長をそれぞれ
β4,β６とすると、β4:β６＝1:n2（n2:実数）と設計
することにより、トランジスタQ6には、I6＝n1・n2・Ｉ
Mなる電流が流れる。
β4,β６とすると、β4:β６＝1:n2（n2:実数）と設計
することにより、トランジスタQ6には、I6＝n1・n2・Ｉ
Mなる電流が流れる。
第２図（ｂ）において、I5（ONビット選択）＝I6となる
点が、ONビット選択時の節点SEの電圧ＶSE（ON）であ
り、ＶSE（ON）＝ＶSC（ON）−ＶTN5−αとなる。
点が、ONビット選択時の節点SEの電圧ＶSE（ON）であ
り、ＶSE（ON）＝ＶSC（ON）−ＶTN5−αとなる。
ここで、ＶTP,VTN5はそれぞれトランジスタQ1,Q5のしき
い値電圧であり、αはトランジスタQ5のゲート幅／ゲー
ト長とトランジスタQ6のゲート幅／ゲート長の比で決ま
る値である。
い値電圧であり、αはトランジスタQ5のゲート幅／ゲー
ト長とトランジスタQ6のゲート幅／ゲート長の比で決ま
る値である。
一方、OFFビット選択時の節点SEの電圧ＶSE（OFF）はＶ
SE（OFF）＝ＶSC（OFF）＝ＶSC（OFF）−ＶTN5で示され
る。基準電圧発生回路120においてダミーセルMRは読み
出し時にＩR＝ＩMなる電流が流れるように設定されてい
る。また、センスアンプ回路の部分回路115と基準電圧
発生回路の部分回路130とは、トランジスタQ3,QR3のゲ
ート幅／ゲート長のみが異なる。
SE（OFF）＝ＶSC（OFF）＝ＶSC（OFF）−ＶTN5で示され
る。基準電圧発生回路120においてダミーセルMRは読み
出し時にＩR＝ＩMなる電流が流れるように設定されてい
る。また、センスアンプ回路の部分回路115と基準電圧
発生回路の部分回路130とは、トランジスタQ3,QR3のゲ
ート幅／ゲート長のみが異なる。
トランジスタQ3のゲート幅／ゲート長＝β3,トランジス
タＱR3のそれをβR3とすると、β3:βR3＝k:1（k:実
数）と設計することにより、ＩR6には、ＩR6＝n1/k・n4
・ＩRここでn2＝n4,IM＝ＩRであるから、ＩR6＝n1/k・n
2・ＩM＝I6/kなる電流がトランジスタＱR6に流れる。従
って、ＶSE（ON）に比べてＶREは高い電位で平衡し、Ｖ
SE（ON）＜ＶRE＜ＶSE（OFF）なる関係が成立する。
タＱR3のそれをβR3とすると、β3:βR3＝k:1（k:実
数）と設計することにより、ＩR6には、ＩR6＝n1/k・n4
・ＩRここでn2＝n4,IM＝ＩRであるから、ＩR6＝n1/k・n
2・ＩM＝I6/kなる電流がトランジスタＱR6に流れる。従
って、ＶSE（ON）に比べてＶREは高い電位で平衡し、Ｖ
SE（ON）＜ＶRE＜ＶSE（OFF）なる関係が成立する。
尚、第２図（ｃ），（ｄ）にトランジスタＱR3〜ＱR6の
電流電圧特性を示す。これはＩR3,IR6がそれぞれI3,I6
の1/kになり、その結果ＶSD（OFF）＜ＶRD＜ＶSD（O
N）,VSE（ON）＜ＶRE＜ＶSE（OFF）となることを図示し
ている。
電流電圧特性を示す。これはＩR3,IR6がそれぞれI3,I6
の1/kになり、その結果ＶSD（OFF）＜ＶRD＜ＶSD（O
N）,VSE（ON）＜ＶRE＜ＶSE（OFF）となることを図示し
ている。
次に、140は比較検出器の一例を示したものであり、一
対のＮチャネル型電解効果トランジスタQ41,Q42と一対
のＰチャネル型電解効果トランジスタQ43,Q44とから構
成され、基準電圧ＶREとセンスアンプ回路出力ＶSEとを
比較して出力を得る。すなわち、ONビット選択の時はＶ
SE（ON）＜ＶREであるから、節点SFの電圧ＶSFは上昇
し、反転増幅器145の出力電圧ＶSOはGND（接地）レベル
となる。
対のＮチャネル型電解効果トランジスタQ41,Q42と一対
のＰチャネル型電解効果トランジスタQ43,Q44とから構
成され、基準電圧ＶREとセンスアンプ回路出力ＶSEとを
比較して出力を得る。すなわち、ONビット選択の時はＶ
SE（ON）＜ＶREであるから、節点SFの電圧ＶSFは上昇
し、反転増幅器145の出力電圧ＶSOはGND（接地）レベル
となる。
一方、OFFビット選択の時はＶRE＜ＶSE（OFF）となり、
ＶSFは低下し、ＶSOはＶCC（電源電圧）レベルとなる。
第３図に各節点SA,SB,SC,SF,SOの電圧波形を示す。この
図からわかるように、第10図に図示した従来例のセンス
アンプ出力SJと比較して、本実施例のセンスアンプ出力
SEは反転速度が速い。
ＶSFは低下し、ＶSOはＶCC（電源電圧）レベルとなる。
第３図に各節点SA,SB,SC,SF,SOの電圧波形を示す。この
図からわかるように、第10図に図示した従来例のセンス
アンプ出力SJと比較して、本実施例のセンスアンプ出力
SEは反転速度が速い。
これは上述したように、本実施例は従来例に比べ、セン
スアンプ回路内で電流の増幅率を高めたことと、出力SE
の振幅を縮小したこととによる。
スアンプ回路内で電流の増幅率を高めたことと、出力SE
の振幅を縮小したこととによる。
第４図に本発明の他の一実施例を示す。前述の実施例と
同一の箇所については、同一の符号を用いて示し説明は
省略する。
同一の箇所については、同一の符号を用いて示し説明は
省略する。
本実施例における電界効果型トランジスタQ20はＮチャ
ネルノンドープ型である。第５図にトランジスタQ6,Q20
の電流電圧特性を示す。ここでＶTN20はトランジスタQ2
0のしきい値電圧であり、約0Vである。よってＶSG（OF
F）＝ＶSC（OFF）−ＶTN20＝ＶSC（OFF）＝ＶCC−ＶTP
となる。
ネルノンドープ型である。第５図にトランジスタQ6,Q20
の電流電圧特性を示す。ここでＶTN20はトランジスタQ2
0のしきい値電圧であり、約0Vである。よってＶSG（OF
F）＝ＶSC（OFF）−ＶTN20＝ＶSC（OFF）＝ＶCC−ＶTP
となる。
またＶSG（ON）＝ＶSC（ON）−ＶTN20−α＝ＶSC（ON）
−α＝ＶCC−ＶTP−αであり、αはトランジスタQ20とQ
6のそれぞれのゲート幅／ゲート長の比で決まる値であ
る。本実施例においては、αの値を大きく設定し、つま
りセンスアンプ回路出力電圧ＶSGの振幅を大きく設定す
ることにより、反転増幅器220の反転動作を確実にす
る。第６図に第４図中の各節点SB,SC,SG,SH,SO2の電圧
波形を示す。この図から判るように、この実施例では従
来例に比べて、電流の増幅率が高いので、SGの反転速度
が速い。更に節点SGの振幅を所望の値に設定し、比較検
出器を介さずに反転増幅器220を駆動することができ、
従来例における基準電圧発生回路320が不要となり、回
路構成が簡素である。尚、反転増幅器220のしきい値電
圧ＶT220はＶSG（ON）＜ＶT220＜ＶSG（OFF）となるよ
うに設定する。
−α＝ＶCC−ＶTP−αであり、αはトランジスタQ20とQ
6のそれぞれのゲート幅／ゲート長の比で決まる値であ
る。本実施例においては、αの値を大きく設定し、つま
りセンスアンプ回路出力電圧ＶSGの振幅を大きく設定す
ることにより、反転増幅器220の反転動作を確実にす
る。第６図に第４図中の各節点SB,SC,SG,SH,SO2の電圧
波形を示す。この図から判るように、この実施例では従
来例に比べて、電流の増幅率が高いので、SGの反転速度
が速い。更に節点SGの振幅を所望の値に設定し、比較検
出器を介さずに反転増幅器220を駆動することができ、
従来例における基準電圧発生回路320が不要となり、回
路構成が簡素である。尚、反転増幅器220のしきい値電
圧ＶT220はＶSG（ON）＜ＶT220＜ＶSG（OFF）となるよ
うに設定する。
上記のように本実施例は読み出しにおいて高速化が可能
でかつ回路構成を容易にできるという特徴を持つ。
でかつ回路構成を容易にできるという特徴を持つ。
［発明の効果］ 以上説明したように、本発明は従来例よりもセンスアン
プ回路において、電流の増幅率を高め、かつ、センスア
ンプ出力の振幅を縮小することにより、センスアンプ出
力の反転速度が高速となり、読み出しにおいて高速度が
要求される半導体記憶装置に適用するという効果があ
る。
プ回路において、電流の増幅率を高め、かつ、センスア
ンプ出力の振幅を縮小することにより、センスアンプ出
力の反転速度が高速となり、読み出しにおいて高速度が
要求される半導体記憶装置に適用するという効果があ
る。
第１図は本発明の一実施例に係る半導体記憶装置の回路
図、第２図はセンスアンプ回路の電流電圧特性図、第３
図は半導体記憶装置の各節点における電圧波形図、第４
図は本発明の他の一実施例に係る半導体記憶装置の回路
図、第５図はセンスアンプ回路の電流電圧特性図、第６
図は半導体記憶装置の各節点における電圧波形図、第７
図は従来例の回路図、第８図はセンスアンプ回路の負荷
特性図、第９図はセンスアンプ回路の電流電圧特性図、
第10図は各節点の電圧波形図である。 100……メモリセルアレイ、 MC……記憶素子、 Yi……Ｙセレクタ、 110……センスアンプ回路、 111……第１の反転増幅器、 115……第１の部分回路、 120……基準電圧発生回路、 130,135……部分回路、 140……比較検出器、 145……反転増幅器、 Q__……電界効果型トランジスタ、 Q1……第１の電解効果トランジスタ、 Q2……第２の電解効果トランジスタ、 Q3……第３の電解効果トランジスタ、 Q4……第４の電解効果トランジスタ、 Q5……第５の電解効果トランジスタ、 Q6……第６の電解効果トランジスタ、 210……センスアンプ回路、 220,230,340……反転増幅器、 Q20……電解効果トランジスタ（Ｎチャネルノンドープ
型）、 310……センスアンプ回路、 330……部分回路。
図、第２図はセンスアンプ回路の電流電圧特性図、第３
図は半導体記憶装置の各節点における電圧波形図、第４
図は本発明の他の一実施例に係る半導体記憶装置の回路
図、第５図はセンスアンプ回路の電流電圧特性図、第６
図は半導体記憶装置の各節点における電圧波形図、第７
図は従来例の回路図、第８図はセンスアンプ回路の負荷
特性図、第９図はセンスアンプ回路の電流電圧特性図、
第10図は各節点の電圧波形図である。 100……メモリセルアレイ、 MC……記憶素子、 Yi……Ｙセレクタ、 110……センスアンプ回路、 111……第１の反転増幅器、 115……第１の部分回路、 120……基準電圧発生回路、 130,135……部分回路、 140……比較検出器、 145……反転増幅器、 Q__……電界効果型トランジスタ、 Q1……第１の電解効果トランジスタ、 Q2……第２の電解効果トランジスタ、 Q3……第３の電解効果トランジスタ、 Q4……第４の電解効果トランジスタ、 Q5……第５の電解効果トランジスタ、 Q6……第６の電解効果トランジスタ、 210……センスアンプ回路、 220,230,340……反転増幅器、 Q20……電解効果トランジスタ（Ｎチャネルノンドープ
型）、 310……センスアンプ回路、 330……部分回路。
Claims (1)
- 【請求項１】複数の記憶素子と、前記記憶素子の記憶内
容に応じて変化するデジット線の電圧を検出するセンス
アンプ回路とを有する半導体記憶装置において、前記セ
ンスアンプ回路は前記デジット線を入力とする第１の反
転増幅器と、前記第１の反転増幅器の出力がゲートに、
ソースが前記デジット線に電気的に接続された第２の電
界効果型トランジスタと、電源がソースに、前記第２の
トランジスタのドレインがゲート及びドレインに接続さ
れた第１の電界効果型トランジスタと、前記第１の電界
効果型トランジスタのドレインをゲート入力とし、ソー
スを電源に接続した第３の電界効果型トランジスタと、
前記第３の電界効果型トランジスタのドレインがゲート
及びドレインに、ソースが接地に接続された第４の電界
効果型トランジスタと、前記第１の電界効果型トランジ
スタのドレインをゲート入力とし、ドレインを電源にソ
ースを前記比較検出器の入力に接続した第５の電界効果
型トランジスタと、前記第３の電界効果型トランジスタ
のドレインをゲートに、前記第５の電界効果型トランジ
スタのソースがトレインに、接地がソースに接続された
第６の電界効果型トランジスタとを備えて構成されてい
ることを特徴とする半導体記憶装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10830989A JPH0793032B2 (ja) | 1989-04-27 | 1989-04-27 | 半導体記憶装置 |
| US07/515,018 US5022003A (en) | 1989-04-27 | 1990-04-26 | Semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10830989A JPH0793032B2 (ja) | 1989-04-27 | 1989-04-27 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02285598A JPH02285598A (ja) | 1990-11-22 |
| JPH0793032B2 true JPH0793032B2 (ja) | 1995-10-09 |
Family
ID=14481441
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10830989A Expired - Fee Related JPH0793032B2 (ja) | 1989-04-27 | 1989-04-27 | 半導体記憶装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5022003A (ja) |
| JP (1) | JPH0793032B2 (ja) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5198997A (en) * | 1989-08-11 | 1993-03-30 | Sony Corporation | Ultraviolet erasable nonvolatile memory with current mirror circuit type sense amplifier |
| JPH04362597A (ja) * | 1991-06-10 | 1992-12-15 | Nec Ic Microcomput Syst Ltd | 電流センスアンプ回路 |
| JP2913926B2 (ja) * | 1991-08-29 | 1999-06-28 | 日本電気株式会社 | 半導体記憶装置 |
| US5369614A (en) * | 1992-10-12 | 1994-11-29 | Ricoh Company, Ltd. | Detecting amplifier with current mirror structure |
| US5386132A (en) * | 1992-11-02 | 1995-01-31 | Wong; Chun C. D. | Multimedia storage system with highly compact memory device |
| US5390147A (en) * | 1994-03-02 | 1995-02-14 | Atmel Corporation | Core organization and sense amplifier having lubricating current, active clamping and buffered sense node for speed enhancement for non-volatile memory |
| JP2705605B2 (ja) * | 1995-01-20 | 1998-01-28 | 日本電気株式会社 | センスアンプ回路 |
| JP3559732B2 (ja) * | 1999-09-06 | 2004-09-02 | Ｎｅｃエレクトロニクス株式会社 | 半導体記憶装置 |
| EP1324344B1 (en) * | 2001-12-28 | 2007-04-04 | STMicroelectronics S.r.l. | Sense amplifier structure for multilevel non-volatile memory devices and corresponding reading method |
| JP2005285197A (ja) | 2004-03-29 | 2005-10-13 | Renesas Technology Corp | 半導体記憶装置 |
| EP4394772A1 (en) * | 2022-04-02 | 2024-07-03 | Beijing Superstring Academy of Memory Technology | Memory and manufacturing method therefor, and electronic device |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4851720A (en) * | 1988-09-02 | 1989-07-25 | Cypress Semiconductor Corporation | Low power sense amplifier for programmable logic device |
-
1989
- 1989-04-27 JP JP10830989A patent/JPH0793032B2/ja not_active Expired - Fee Related
-
1990
- 1990-04-26 US US07/515,018 patent/US5022003A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02285598A (ja) | 1990-11-22 |
| US5022003A (en) | 1991-06-04 |
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Legal Events
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|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |