KR100389173B1 - 임계값 전위의 변경이 가능한 인버터 - Google Patents

Abstract

인버터(20)에 있어서, 제 1 내지 제 3 P채널 MOS 트랜지스터(21∼23)의 소스를 전원 전위 VCC의 라인에 접속하고, 제 1 P채널 MOS 트랜지스터(21)의 드레인을 출력 노드(20b)에 접속하며, 제 2 및 제 3 P채널 MOS 트랜지스터(22, 23)의 드레인과 출력 노드(20b) 사이에 각각 제 1 및 제 2 퓨즈 F1, F2를 접속하고, 출력 노드(20b)와 접지 전위 GND의 라인 사이에 N채널 MOS 트랜지스터(24)를 접속하며, 이들 네 개의 MOS 트랜지스터(21∼24)의 게이트를 입력 노드(20a)에 접속한다. 제 1 및 제 2 퓨즈 F1, F2 중 적어도 한 개의 절단에 의해, 인버터(20)의 임계값 전위 VTH를 낮출 수 있다.

Description

임계값 전위의 변경이 가능한 인버터{INVERTER HAVING A VARIABLE THRESHOLD POTENTIAL}

본 발명은 인버터에 관한 것으로, 특히 임계값 전위의 변경이 가능한 인버터에 관한 것이다.

종래부터 플래시 메모리와 같은 반도체 집적 회로 장치에서는, 신호의 레벨 검출, 전달, 지연 등을 행하기 위해서 다수의 인버터가 이용되고 있다. 인버터는 입력 신호의 레벨이 임계값 전위 VTH보다 낮은 경우에는 「H」 레벨을 출력하고, 입력 신호의 레벨이 임계값 전압 VTH보다 높은 경우에는 「L」 레벨을 출력하는 것이다. 그러나, 여러 가지 원인에 의해, 제조된 인버터의 임계값 전위 VTH가 설계값으로부터 벗어나는 경우가 있다.

그래서, 종래에는, 도 22에 도시하는 바와 같이, 인버터용으로 복수개(도면에서는 세 개)의 P채널 MOS 트랜지스터(121∼123)와 N채널 MOS 트랜지스터(124)를 형성하고, 우선 P채널 MOS 트랜지스터(121)와 N채널 MOS 트랜지스터(124)로 인버터를 구성하여 그 인버터의 임계값 전위 VTH를 측정하고 있었다. 그리고, 그 측정 결과에 근거해서 복수의 마스크 중 어느 하나의 마스크를 선택하고, 필요할 경우, P채널 MOS 트랜지스터(122) 및/또는 P채널 MOS 트랜지스터(123)를 P채널 MOS 트랜지스터(121)에 병렬 접속함으로써 인버터의 임계값 전위 VTH를 조정하고 있었다.

그러나, 종래에는 복수의 마스크를 미리 준비해 두어야 했으므로, 그로 인한 수고와 비용이 컸었다. 또한, 웨이퍼 프로세스 공정을 일단 중단하고 인버터의 임계값 전위 VTH를 측정한 후, 그 측정 결과에 근거해서 마스크를 선택하여 세팅하고 있었으므로, 이로 인한 수고와 비용도 컸다.

따라서, 본 발명의 주된 목적은 임계값 전위를 간단하면서도 저비용으로 조정하는 것이 가능한 인버터를 제공하는 것이다.

도 1은 본 발명의 실시예 1에 따른 플래시 메모리의 전체 구성을 나타내는 블럭도,

도 2는 도 1에 도시한 플래시 메모리의 메모리 어레이의 구성을 나타내는 회로도,

도 3(a) 및 도 3(b)는 도 2에 도시한 메모리셀의 동작을 설명하기 위한 도면,

도 4는 도 2에 도시한 메모리셀의 동작을 설명하기 위한 다른 도면,

도 5는 도 1에 도시한 플래시 메모리에 포함되는 인버터의 구성을 나타내는 회로도,

도 6은 도 5에 도시한 인버터의 임계값 전위의 조정 방법을 설명하기 위한 도면,

도 7은 본 발명의 실시예 2에 따른 플래시 메모리에 포함되는 인버터의 구성을 나타내는 회로도,

도 8은 도 7에 도시한 인버터의 임계값 전위의 조정 방법을 설명하기 위한도면,

도 9는 본 발명의 실시예 3에 따른 플래시 메모리의 주요부를 나타내는 회로 블럭도,

도 10은 도 9에 도시한 퓨즈 회로의 구성을 나타내는 회로도,

도 11은 본 발명의 실시예 4에 따른 플래시 메모리의 주요부를 나타내는 회로 블럭도,

도 12는 도 11에 도시한 퓨즈 회로의 구성을 나타내는 회로도,

도 13은 본 발명의 실시예 5에 따른 플래시 메모리의 주요부를 나타내는 회로 블럭도,

도 14는 본 발명의 실시예 6에 따른 플래시 메모리의 주요부를 나타내는 회로 블럭도,

도 15(a) 내지 도 15(c)는 도 14에 도시한 가변 지연 회로의 동작을 나타내는 타이밍차트,

도 16은 본 발명의 실시예 7에 따른 플래시 메모리의 출력 버퍼의 구성을 나타내는 회로 블럭도,

도 17(a) 내지 (f)는 도 16에 도시한 출력 버퍼의 동작을 나타내는 타이밍차트,

도 18은 본 발명의 실시예 8에 따른 플래시 메모리의 데이터 판독에 관련되는 부분의 구성을 나타내는 회로 블럭도,

도 19(a) 및 도 19(b)는 도 18에 도시한 인버터(75)의 동작을 나타내는 타이밍차트,

도 20은 실시예 8의 변경예를 나타내는 블럭도,

도 21(a) 및 도 21(b)는 실시예 8의 다른 변경예를 나타내는 블럭도,

도 22는 종래의 인버터의 임계값 전위의 조정 방법을 설명하기 위한 회로도이다.

도면의 주요 부분에 대한 부호의 설명

1 : 메모리 어레이 1a : 웰

2 : X 디코더 3 : Y 디코더

4 : SG·SL디코더 5 : 기입·판독 회로

6 : 입력 버퍼 7, 61 : 출력 버퍼

8 : 제어 회로 MC : 메모리셀

WL : 워드선 SL : 소스선

SG : 선택 게이트 SBL : 부 비트선(secondary bit line)

MBL : 주 비트선(main bit line) BLK : 메모리 블럭

11s : 소스 11d : 드레인

12 : 플로팅 게이트 13 : 제어 게이트

20, 25, 31, 31.1∼31.4, 45, 46, 51, 75, 78 : 인버터

21∼23, 26, 33, 35∼37, 41, 42, 52, 66, 71, 72, 76, 81∼83, 121∼123 : P채널 MOS 트랜지스터

24, 27∼29, 32, 44, 53, 55∼57, 67, 73, 74, 77, 91∼93, 124 : N채널 MOS트랜지스터

F1∼F4, 43 : 퓨즈

34, 34.1, 34.2, 54, 54.1, 54.2, 80, 90 : 임계값 설정 회로

38, 39, 58, 59, 84∼86, 94∼96, 101∼103, 111, 112, 114, 115 : 퓨즈 회로

47, 65 : NOR 게이트 60, 62, 63 : 가변 지연 회로

64 : NAND 게이트 70 : 센스 앰프

104, 113, 116 : 디코더

본 발명의 일국면에서는, 제 1 전원 전위의 라인과 출력 노드 사이에 제 1 도전형의 제 1 트랜지스터를 접속하고, 제 2 전원 전위의 라인과 출력 노드 사이에 제 2 도전형의 제 2 트랜지스터를 접속하고, 제 2 전원 전위의 라인과 출력 노드 사이에 제 2 도전형의 제 3 트랜지스터 및 퓨즈를 직렬 접속하며, 제 1 내지 제 3 트랜지스터의 입력 전극을 입력 노드에 접속한다. 따라서, 퓨즈를 절단함으로써 인버터의 임계값 전위를 변경할 수 있으므로, 마스크를 교환하는 것에 의해 인버터의 임계값 전위를 변경하고 있었던 종래에 비해 인버터의 임계값 전위를 간단하면서도 저렴하게 변경할 수 있다.

바람직하게는, 제 3 트랜지스터 및 퓨즈는 복수조 마련되고, 복수의 제 3 트랜지스터의 전류 구동력은 서로 다른 값으로 설정되어 있다. 이 경우, 인버터의 임계값 전위를 보다 다단계로 변경할 수 있다.

본 발명의 다른 국면에서는, 제 1 전원 전위의 라인과 출력 노드 사이에 제 1 도전형의 제 1 트랜지스터를 접속하고, 출력 노드와 제 2 전원 전위의 라인 사이에 제 2 도전형의 제 2 트랜지스터 및 제 1 가변 저항 회로를 직렬 접속하며, 적어도 하나의 제 1 퓨즈를 포함하고, 제 1 퓨즈가 절단되어 있는지 여부에 따라서 제 1 가변 저항 회로의 저항값을 설정하여, 인버터의 임계값 전위를 설정하는 제 1 임계값 설정 회로를 마련한다. 따라서, 퓨즈를 절단함으로써 인버터의 임계값 전위를 변경할 수 있기 때문에, 마스크를 교환하는 것에 의해 인버터의 임계값 전위를 변경하고 있었던 종래에 비해 인버터의 임계값 전위를 간단하면서도 저렴하게 변경할 수 있다.

바람직하게는, 제 1 가변 저항 회로는, 제 2 트랜지스터의 한쪽 전극과 제 2 전원 전위의 라인 사이에 병렬 접속된 제 2 도전형의 복수의 제 3 트랜지스터를 포함하고, 제 1 임계값 설정 회로는 제 1 퓨즈가 절단되어 있는지 여부에 따라서 각 제 3 트랜지스터를 도통 상태 또는 비도통 상태로 한다. 이 경우, 제 1 가변 저항 회로를 용이하게 구성할 수 있어, 그 저항값을 용이하게 설정할 수 있다.

또한 바람직하게는, 복수의 제 3 트랜지스터의 전류 구동력은 서로 다른 값으로 설정되어 있다. 이 경우, 인버터의 임계값 전위를 보다 다단계로 변경할 수 있다.

또한 바람직하게는, 제 1 퓨즈는 각 제 3 트랜지스터에 대응하여 마련되고, 제 1 임계값 설정 회로는 제 1 퓨즈가 절단된 것에 따라서 대응하는 제 3 트랜지스터를 도통 상태 또는 비도통 상태로 한다. 이 경우, 제 1 임계값 설정 회로를 용이하게 구성할 수 있다.

또한 바람직하게는, 제 1 퓨즈는 제 3 트랜지스터의 수보다도 적은 수만큼 마련되고, 제 1 임계값 설정 회로는 제 1 퓨즈가 절단되어 있는지 여부에 따라서 제 3 트랜지스터와 동일한 수의 복수의 제 1 제어 신호를 출력하는 제 1 디코더를 포함하며, 복수의 제 3 트랜지스터는 각각 복수의 제 1 제어 신호에 응답하여 도통 상태 또는 비도통 상태로 된다. 이 경우, 보다 적은 수의 제 1 퓨즈로 인버터의 임계값 전위를 복수 단계로 변경할 수 있다.

또한 바람직하게는, 제 1 트랜지스터의 한쪽 전극과 제 1 전원 전위의 라인 사이에 삽입된 제 2 가변 저항 회로와, 적어도 하나의 제 2 퓨즈를 포함하고, 제 2 퓨즈가 절단되어 있는지 여부에 따라서 제 2 가변 저항 회로가 저항값을 설정하여, 인버터의 임계값 전위를 설정하는 제 2 임계값 설정 회로가 더 마련된다. 이 경우, 인버터의 임계값 전위를 높게 하거나 낮게 하는 것 모두 가능하다.

또한 바람직하게는, 제 2 가변 저항 회로는 제 1 트랜지스터의 한쪽 전극과 제 1 전원 전위의 라인 사이에 병렬 접속된 제 1 도전형의 복수의 제 4 트랜지스터를 포함하고, 제 2 임계값 설정 회로는 제 2 퓨즈가 절단되어 있는지 여부에 따라서 각 제 4 트랜지스터를 도통 상태 또는 비도통 상태로 한다. 이 경우, 제 2 가변 저항 회로를 용이하게 구성할 수 있고, 그 저항값을 용이하게 설정할 수 있다.

또한 바람직하게는, 복수의 제 4 트랜지스터의 전류 구동력은 서로 다른 값으로 설정되어 있다. 이 경우, 인버터의 임계값 전위를 보다 다단계로 변경할 수 있다.

또한 바람직하게는, 제 2 퓨즈는 각 제 4 트랜지스터에 대응하여 마련되고, 제 2 임계값 설정 회로는 제 2 퓨즈가 절단된 것에 따라서 대응하는 제 4 트랜지스터를 도통 상태 또는 비도통 상태로 한다. 이 경우, 제 2 임계값 설정 회로를 용이하게 구성할 수 있다.

또한 바람직하게는, 제 2 퓨즈는 제 4 트랜지스터의 수보다 적은 수만큼 마련되고, 제 2 임계값 설정 회로는 제 2 퓨즈가 절단되어 있는지 여부에 따라서 제 4 트랜지스터와 동일한 수의 복수의 제 2 제어 신호를 출력하는 제 2 디코더를 포함하며, 복수의 제 4 트랜지스터는 각각 복수의 제 2 제어 신호에 응답하여 도통 상태 또는 비도통 상태로 된다. 이 경우, 보다 적은 수의 제 2 퓨즈로 인버터의 임계값 전위를 복수 단계로 변경할 수 있다.

또한 바람직하게는, 인버터는 복수개 마련되고, 복수의 인버터는 직렬 접속되어 가변 지연 회로를 구성하고 있다. 이 경우, 제 1 및 제 2 퓨즈의 절단 유무에 따라서 가변 지연 회로의 지연 시간을 변경할 수 있다.

또한 바람직하게는, 복수의 인버터 중 초단 및 제 2 단의 인버터 이외의 인버터의 제 1 및 제 2 가변 저항 회로와 제 1 및 제 2 임계값 설정 회로가 생략된다. 초단의 인버터의 제 1 및 제 2 가변 저항 회로와 제 1 및 제 2 임계값 설정 회로는 기수단의 인버터에서 공용된다. 제 2 단의 인버터의 제 1 및 제 2 가변 저항 회로와 제 1 및 제 2 임계값 설정 회로는 우수단의 인버터에서 공용된다. 이 경우, 퓨즈의 수를 적게 할 수 있어, 레이아웃 면적이 작아지게 된다.

또한 바람직하게는, 가변 지연 회로는 반도체 장치의 출력 버퍼 내에 두 개 마련된다. 한쪽의 가변 지연 회로는 내부 신호의 상승 에지(leading edge)를 지연시킨 제 1 신호를 생성하고, 다른쪽 가변 지연 회로는 내부 신호의 하강 에지(trailing edge)를 지연시킨 제 2 신호를 생성한다. 출력 버퍼는, 활성화 전위의 라인과 출력 단자 사이에 접속되고, 제 1 신호에 응답하여 도통하는 제 1 스위칭 소자와, 기준 전위의 라인과 출력 단자 사이에 접속되고, 제 2 신호에 응답하여 비도통으로 되는 제 2 스위칭 소자를 포함한다. 이 경우, 제 1 및 제 2 퓨즈의 절단 유무에 따라서 출력 버퍼의 지연 시간을 용이하게 조정할 수 있다.

또한 바람직하게는, 인버터는 반도체 장치의 입력 버퍼의 입력 초단 회로로서 이용되고 있다. 이 경우, 입력 버퍼의 임계값 전위를 용이하게 조정할 수 있다.

또한 바람직하게는, 인버터는 반도체 기억 장치 내에 마련된다. 반도체 기억 장치는 복수의 메모리셀과, 어드레스 신호에 따라서 복수의 메모리셀 중 어느하나의 메모리셀을 선택하는 선택 회로와, 선택 회로에 의해서 선택된 메모리셀의 데이터를 판독하여, 그 데이터에 따른 레벨의 신호를 출력하는 센스 앰프를 포함한다. 인버터는 센스 앰프의 출력 신호의 레벨이 임계값 전위보다 높은지 여부를 검출하기 위해 이용된다. 이 경우, 센스 앰프의 출력 신호의 레벨을 검출하기 위한 인버터의 임계값 전위를 용이하게 조정할 수 있다.

발명의 실시예

(실시예 1)

도 1은 본 발명의 실시예 1에 따른 플래시 메모리의 구성을 나타내는 블럭도이다. 도 1에 있어서, 이 플래시 메모리는 메모리 어레이(1), X 디코더(2), Y 디코더(3), SG·SL 디코더(4), 기입·판독 회로(5), 입력 버퍼(6), 출력 버퍼(7) 및 제어 회로(8)를 구비한다.

메모리 어레이(1)는 반도체 기판의 웰(1a)의 표면에 형성된 복수의 메모리 블럭 BLK0∼BLKn(단, n은 0 이상의 정수)을 포함한다. 메모리 블럭 BLK0∼BLKn의 각각은, 도 2에 도시하는 바와 같이, 복수 행·복수 열(도면에서는 간단히 2열만 도시됨)로 배열된 복수의 메모리셀 MC와, 각 행에 대응하여 마련된 워드선 WL과, 각 인접하는 두 개의 행에 대응하여 마련된 소스선 SL과, 각 열에 대응하여 마련된 부(副) 비트선 SBL 및 선택 게이트 SG(N 채널 MOS 트랜지스터)를 포함한다. 또한, 메모리 블럭 BLK0∼BLKn에 공통으로, 각 열에 대응하여 주(主) 비트선 MBL이 마련된다. 각 부 비트선 SBL은 선택 게이트 SG를 거쳐 주 비트선 MBL에 접속된다.

각 메모리셀 MC는, 도 3(a) 및 도 3(b)에 도시하는 바와 같이, 웰(1a) 표면의 위쪽에 절연층을 거쳐 플로팅 게이트(12)를 형성하고, 또한 그 위쪽에 절연층을 거쳐 제어 게이트(13)를 형성하며, 게이트(12, 13) 양측의 웰(1a) 표면에 각각 소스(11s) 및 드레인(11d)을 형성한 것이다. 제어 게이트(13), 드레인(11d) 및 소스(11s)는 각각 대응하는 워드선 WL, 부 비트선 SBL 및 소스선 SL에 접속된다.

기입 동작 시에는, 표 1의 상단에 나타낸 바와 같이, 메모리셀 MC의 드레인(11d) 및 제어 게이트(13)에 각각 +6V 및 -8V가 인가되며, 소스(11s)가 개방(플로팅)되고, 웰(1a)은 접지된다. 이에 따라, 도 3(a)에 도시한 바와 같이, 터널 효과에 의해 플로팅 게이트(12)로부터 드레인(11d)으로 전자가 빠져나와, 도 4에 도시하는 바와 같이, 메모리셀 MC의 임계값 전위 VTH가 2V로 내려간다. 즉, 데이터 「0」이 기록된다.

소거 동작 시에는, 표 1의 중단에 나타낸 바와 같이, 메모리셀 MC의 제어 게이트(13)에 +10V가 인가되고, 소스(11s) 및 웰(1a)에 -8V가 인가되며, 드레인(11d)은 개방되게 된다. 이에 따라, 도 3(b)에 도시하는 바와 같이, 터널 효과에 의해 소스(11s) 및 웰(1a)로부터 플로팅 게이트(12)에 전자가 주입되어, 도 4에 도시하는 바와 같이, 메모리셀 MC의 임계값 전위 VTH가 약 6V로 올라간다. 즉, 데이터 「1」이 기록된다.

판독 동작 시에는, 표 1의 하단에 나타낸 바와 같이, 메모리셀 MC의 드레인(11d)에 1V가 인가되고, 제어 게이트(13)에 +3.3V가 인가되며, 소스(11s) 및 웰(1a)에 0V가 인가되어, 도 4에 도시하는 바와 같이, 드레인(11a)과 소스(11s) 사이에 임계값 전류 Ith(통상은 수 10μA)가 흐르는지 여부가 검출된다. 메모리셀 MC에 데이터 「0」이 기록되어 있는 경우에는 전류 Ith가 흐르고, 그렇지 않을 경우에는 전류 Ith는 흐르지 않는다.

도 1로 되돌아가서, X 디코더(2)는 어드레스 신호 Add에 따라서 복수의 워드선 WL 중 어느 하나의 워드선 WL을 선택하여, 선택한 워드선 WL에 동작 모드에 따른 전압 -8V, +10V, +3.3V를 인가한다. Y 디코더(3)는 어드레스 신호 Add에 따라서 복수의 주 비트선 MBL 중 어느 하나의 주 비트선 MBL을 선택한다.

SG·SL 디코더(4)는 어드레스 신호 Add에 따라서 복수의 메모리 블럭 BLK0∼BLKn 중 어느 하나의 메모리 블럭(예컨대, BLKn)을 선택하여, 선택한 메모리 블럭 BLKn의 선택 게이트 SG를 도통시키고, 선택한 메모리 블럭 BLKn의 각 부 비트선 SBL을 대응하는 주 비트선 MBL에 결합시킨다. 또한, SG·SL 디코더(4)는 동작 모드에 따라서 웰 전위 VW를 0V 또는 -8V로 하고, 또한 소스선 SL을 개방, 0V 또는 -8V로 한다.

기입·판독 회로(5)는, 기입 동작 시에, 입력 버퍼(6)를 거쳐 외부로부터 인가된 데이터 DI에 따라서, 디코더(2∼4)에 의해 선택된 메모리셀 MC에 데이터를 기입한다. 또한, 기입·판독 회로(5)는, 판독 동작 시에, 디코더(3)에 의해 선택된 주 비트선 MBL, 선택 게이트 SG 및 부 비트선 SBL을 거쳐서 선택된 메모리셀 MC의 드레인(11d)에 1V를 인가하고, 전류가 유입되는지 여부를 검출하여 검출 결과에 따른 데이터 DO를 출력 버퍼(7)를 거쳐 외부로 출력한다.

제어 회로(8)는 외부로부터 인가되는 제어 신호 /CE, /OE, /WE와 입력 버퍼(6)를 거쳐 외부로부터 인가되는 커맨드 신호 CMD에 따라서 소정의 동작 모드를 선택하여 플래시 메모리 전체를 제어한다.

다음에, 이 플래시 메모리의 동작에 대하여 설명한다. 우선, 제어 신호 /CE, /OE, /WE 및 커맨드 신호 CMD가 제어 회로(8)에 인가되어 동작 모드가 설정된다.

기입 동작 시에는, 어드레스 신호 Add에 의해 지정된 메모리셀 MC에 대응하는 워드선 WL에 -8V가 인가되고, 그 메모리셀 MC가 선택 게이트 SG를 거쳐 주 비트선 MBL에 접속되고, 소스선 SL이 개방되어, 웰 전위 VW가 0V로 된다. 이 상태에서 기입·판독 회로(5)에 의해 주 비트선 MBL에 +6V가 인가되고, 선택된 메모리셀 MC에 데이터 「0」이 기입된다.

소거 동작 시에는, 소스선 SL 및 웰 전위 VW가 -8V로 된다. 이 상태에서 어드레스 신호 Add에 의해 지정된 워드선 WL에 +10V가 인가되고, 워드선 WL에 접속된 메모리셀 MC의 데이터가 소거된다.

판독 동작 시에는 어드레스 신호 Add에 의해 지정된 메모리셀 MC가 부 비트선 SBL, 선택 게이트 SG 및 주 비트선 MBL을 거쳐 기입·판독 회로(5)에 접속되고, 또한, 그 메모리셀 MC에 대응하는 워드선 WL에 +3.3V가 인가된다. 메모리셀 MC의 데이터는 기입·판독 회로(5)에 의해 판독되어, 출력 버퍼(7)를 거쳐 외부로 출력된다.

그런데, 이러한 플래시 메모리에서는, 외부 신호의 레벨 검출, 신호의 전달, 신호의 지연 등을 행하기 위해서 다수의 인버터가 이용되고 있다. 이하, 본원의 특징이 되는 인버터의 임계값 전위 VTH의 조정 방법에 대하여 상세히 설명한다.

도 5는 도 1에 나타낸 플래시 메모리에 포함되는 인버터(20)의 구성을 나타내는 회로도이다. 인버터(20)는, 예컨대, 입력 버퍼(6)의 입력 초단에 배치되어 외부 데이터 신호 DI의 레벨을 검출하는 데에 이용된다.

도 5에 있어서, 이 인버터(20)는 P채널 MOS 트랜지스터(21∼23), N채널 MOS 트랜지스터(24) 및 퓨즈 F1, F2를 포함한다. P채널 MOS 트랜지스터(21∼23)의 소스는 모두 전원 전위 VCC의 라인에 접속되고, 각각의 게이트는 모두 입력 노드(20a)에 접속된다. P채널 MOS 트랜지스터(21)의 드레인은 출력 노드(20b)에 접속되고, P채널 MOS 트랜지스터(22, 23)의 드레인은 각각 퓨즈 F1, F2를 거쳐 출력 노드(20b)에 접속된다. N채널 MOS 트랜지스터(24)는 출력 노드(20b)와 접지 전위 GND의 라인 사이에 접속되며, 그 게이트는 입력 노드(20a)에 접속된다. P채널 MOS 트랜지스터(23)의 전류 구동력은 P채널 MOS 트랜지스터(22)의 전류 구동력보다도 크게 설정되어 있다.

입력 신호 VI가 「H」 레벨일 경우에는, P채널 MOS 트랜지스터(21∼23)가 비도통으로 되고, N채널 MOS 트랜지스터(24)가 도통으로 되어 출력 신호 VO는 「L」 레벨로 된다. 입력 신호 VI가 「H」 레벨보다 낮아지면, P채널 MOS 트랜지스터(21∼23)의 저항값이 작아져서 전원 전위 VCC의 라인으로부터 P채널 MOS 트랜지스터(21∼23)를 거쳐 출력 노드(20b)에 흐르는 충전 전류 Ic가 증가하고, 또한 N채널 MOS 트랜지스터(24)의 저항값이 커져 출력 노드(20b)로부터 N채널 MOS 트랜지스터(24)를 거쳐 접지 전위 GND의 라인에 흐르는 방전 전류 Id가 감소한다. 입력 신호 VI가 인버터(20)의 임계값 전위 VTH보다 낮아지면, 충전 전류 Ic가 방전 전류 Id보다 커지게 되어 출력 신호 VO는 「L」 레벨로부터 「H」 레벨로 상승되게 된다.

반대로, 입력 신호 VI가 「L」 레벨일 경우에는, P채널 MOS 트랜지스터(21∼23)가 도통으로 되고, N채널 MOS 트랜지스터(24)가 비도통으로 되어 출력 신호 VO는 「H」 레벨로 된다. 입력 신호 VI가 「L」 레벨보다 높아지면, N채널 MOS 트랜지스터(24)의 저항값이 작아져서 출력 노드(20b)로부터 N채널 MOS 트랜지스터(24)를 거쳐 접지 전위 GND의 라인에 흐르는 방전 전류 Id가 증가하고, 또한 P채널 MOS 트랜지스터(21∼23)의 저항값이 작아져서 전원 전위 VCC의 라인으로부터 P채널 MOS 트랜지스터(21∼23)를 거쳐 출력 노드(20b)에 흐르는 충전 전류 Ic가 감소한다. 입력 신호 VI가 인버터(20)의 임계값 전위 VTH보다 높아지면, 방전 전류 Id가 충전 전류 Ic보다 커져 출력 신호 VO는 「H」 레벨로부터 「L」 레벨로 하강한다.

도 6은 도 5에 도시한 인버터(20)의 임계값 전위 VTH와 퓨즈 F1, F2의 상태와의 관계를 도시하는 도면이다. 퓨즈 F1, F2가 절단되어 있지 않은 경우에는, 충전 전류 Ic가 가장 크기 때문에 인버터(20)의 임계값 전위 VTH가 가장 높다.

P채널 MOS 트랜지스터(23)의 전류 구동력은 P채널 MOS 트랜지스터(22)의 전류 구동력보다 크게 설정되어 있으므로, 퓨즈 F1만을 절단한 경우보다도 퓨즈 F2만을 절단한 경우가 인버터(20)의 임계값 전위 VTH는 낮아지게 된다. 퓨즈 F1, F2를 양쪽 모두 절단하면 인버터(20)의 임계값 전위 VTH는 가장 낮아지게 된다.

인버터(20)를 완성한 후에 인버터(20)의 임계값 전위 VTH를 측정한다. 임계값 전위 VTH가 설계값보다도 높은 경우에도, 측정 결과에 근거해서 퓨즈 F1, F2 중 적어도 한쪽을 레이저 광선에 의해 절단함으로써 임계값 전위 VTH를 설계값에 맞출 수 있다.

본 실시예 1에서는, 퓨즈 F1, F2의 절단 유무에 따라서 인버터(20)의 임계값 전위 VTH를 조정하므로, 제조 프로세스의 도중에 마스크를 교환하여 인버터의 임계값 전위 VTH를 조정했던 종래에 비해, 인버터의 임계값 전위 VTH를 간단하면서도 저렴하게 조정할 수 있다. 또한, 각 인버터마다 임계값 전위 VTH를 조정할 수 있으므로, 반도체 기판 단위로 복수의 인버터의 임계값 전위 VTH를 한번에 조정해야 했던 종래에 비하여 각 인버터의 임계값 전위 VTH를 정확하게 조정할 수 있다.

또한, 퓨즈 F1, F2의 절단 유무에 관계없이 입력 노드(20a)의 용량이 일정하므로, 입력 신호 VI를 구동시키기 위한 MOS 트랜지스터의 크기를 용이하게 설정할 수 있다. 또한, 퓨즈 F1, F2를 절단한 경우에는 P채널 MOS 트랜지스터(22, 23)가 출력 노드(20b)로부터 절단되므로, 출력 노드(20b)의 용량이 작아지게 된다.

(실시예 2)

도 7은 본 발명의 실시예 2에 따른 플래시 메모리에 포함되는 인버터(25)의 구성을 나타내는 회로도이다. 인버터(25)는, 예컨대, 입력 버퍼(6)의 입력 초단에 배치되어 데이터 신호 DI의 레벨 검출에 이용된다.

도 7에 있어서, 이 인버터(25)는 P채널 MOS 트랜지스터(26), N채널 MOS 트랜지스터(27∼29) 및 퓨즈 F3, F4를 포함한다. P채널 MOS 트랜지스터(26)는 전원 전위 VCC의 라인과 출력 노드(25b) 사이에 접속되고, 그 게이트는 입력 노드(25a)에 접속된다. N채널 MOS 트랜지스터(27∼29)의 소스는 모두 접지 전위 GND의 라인에 접속되고, 각각의 게이트는 모두 입력 노드(25a)에 접속된다. N채널 MOS 트랜지스터(27)의 드레인은 출력 노드(25b)에 접속되고, N채널 MOS 트랜지스터(28, 29)의 드레인은 각각 퓨즈 F3, F4를 거쳐 출력 노드(25b)에 접속된다. P채널 MOS 트랜지스터(29)의 전류 구동력은 P채널 MOS 트랜지스터(28)의 전류 구동력보다 크게 설정되어 있다.

입력 신호 VI가 「H」 레벨인 경우에는, P채널 MOS 트랜지스터(26)가 비도통으로 되고, N채널 MOS 트랜지스터(27∼29)가 도통으로 되어 출력 신호 VO가 「L」 레벨로 된다. 입력 신호 VI가 「H」 레벨보다 낮아지면, P채널 MOS 트랜지스터의 저항값이 작아지게 되어 전원 전위 VCC의 라인으로부터 P채널 MOS 트랜지스터(26)를 거쳐 출력 노드(25b)에 흐르는 충전 전류 Ic가 증가하고, 또한 N채널 MOS 트랜지스터(27∼29)의 저항값이 커져 출력 노드(25b)로부터 N채널 MOS 트랜지스터(27∼29)를 거쳐 접지 전위 GND의 라인에 흐르는 방전 전류 Id가 감소한다. 입력 신호 VI가 인버터(25)의 임계값 전위 VTH보다 낮아지면, 충전 전류 Ic가 방전 전류 Id보다 커지게 되어 출력 신호 VO는 「L」 레벨로부터 「H」 레벨로 상승하게 된다.

반대로, 입력 신호 VI가 「L」 레벨일 경우에는, P채널 MOS 트랜지스터(26)가 도통으로 되고, N채널 MOS 트랜지스터(27∼29)가 비도통으로 되어 출력 신호 VO는 「H」 레벨로 된다. 입력 신호 VI가 「L」 레벨보다 높아지면, N채널 MOS 트랜지스터(27∼29)의 저항값이 작아지게 되어 출력 노드(25b)로부터 N채널 MOS 트랜지스터(27∼29)를 거쳐 접지 전위 GND의 라인에 흐르는 방전 전류 Id가 증가하고, 또한 P채널 MOS 트랜지스터(26)의 저항값이 커지게 되어 전원 전위 VCC의 라인으로부터 P채널 MOS 트랜지스터(27∼29)를 거쳐 출력 노드(25b)에 흐르는 충전 전류 Ic가 증가한다. 입력 신호 VI가 인버터(25)의 임계값 전위 VTH보다 높아지면, 방전 전류 Id가 충전 전류 Ic보다 커지게 되어 출력 신호 VO는 「H」 레벨로부터 「L」 레벨로 하강한다.

도 8은 도 7에 도시한 인버터(25)의 임계값 전위 VTH와 퓨즈 F3, F4의 상태의 관계를 도시하는 도면이다. 퓨즈 F3, F4가 절단되어 있지 않은 경우에는, 방전 전류 Id가 가장 크기 때문에 인버터(25)의 임계값 전위 VTH는 가장 낮다.

N채널 MOS 트랜지스터(29)의 전류 구동력은 N채널 MOS 트랜지스터(28)의 전류 구동력보다 크게 설정되어 있으므로, 퓨즈 F3만을 절단한 경우보다도 퓨즈 F4만을 절단한 경우가 인버터(25)의 임계값 전위 VTH는 높아진다. 퓨즈 F3, F4를 양쪽 모두 절단하면, 인버터(25)의 임계값 전위 VTH는 가장 높아진다.

인버터(25)를 완성한 후에 인버터(25)의 임계값 전위 VTH를 측정한다. 임계값 전위 VTH가 설계값보다 낮은 경우에도, 측정 결과에 근거해서 퓨즈 F3, F4 중 적어도 한쪽을 레이저 광선에 의해 절단함으로써 임계값 전위 VTH를 설계값에 근접하도록 할 수 있다.

본 실시예 2에서도 실시예 1과 동일한 효과가 얻어진다.

(실시예 3)

도 9는 본 발명의 실시예 3에 따른 플래시 메모리의 주요부를 나타내는 회로 블럭도이다. 도 9에 있어서, 이 플래시 메모리는 인버터(31) 및 임계값 설정 회로(34)를 포함한다. 인버터(31)는, 예컨대, 입력 버퍼(6)의 입력 초단 회로로서 이용된다.

인버터(31)는 N채널 MOS 트랜지스터(32) 및 P채널 MOS 트랜지스터(33)를 포함한다. N채널 MOS 트랜지스터(32)는 접지 전위 GND의 라인과 출력 노드(31b) 사이에 접속되고, 그 게이트는 입력 노드(31a)에 접속된다. P채널 MOS 트랜지스터(33)는 출력 노드(31b)와 전원 노드(31c) 사이에 접속되며, 그 게이트는 입력 노드(31a)에 접속된다.입력 신호 VI가 임계값 전위 VTH보다도 높은 경우에는, P채널 MOS 트랜지스터(33)에 흐르는 충전 전류 Ic가 N채널 MOS 트랜지스터(32)에 흐르는 방전 전류 Id보다 작아지게 되어 출력 신호 VO가 「L」 레벨로 된다. 입력 신호 VI가 임계값 전위 VTH보다 낮은 경우에는, P채널 MOS 트랜지스터(33)에 흐르는 충전 전류 Ic가 N채널 MOS 트랜지스터(32)에 흐르는 방전 전류 Id보다 커지게 되어 출력 신호 VO가 「H」 레벨로 된다.

임계값 설정 회로(34)는 P채널 MOS 트랜지스터(35∼37) 및 퓨즈 회로(38, 39)를 포함한다. P채널 MOS 트랜지스터(35∼37)는 전원 전위 VCC의 라인과 인버터(31)의 전원 노드(31c) 사이에 병렬 접속된다. P채널 MOS 트랜지스터(35)의 게이트가 접지되어, P채널 MOS 트랜지스터(35)는 저항 소자를 구성한다. P채널 MOS 트랜지스터(36, 37)의 게이트는 각각 퓨즈 회로(38, 39)의 출력 신호 φ38, φ39를 수신한다. P채널 MOS 트랜지스터(37)의 전류 구동력은, P채널 MOS 트랜지스터(36)의 전류 구동력보다 크게 설정되어 있다. 또한, P채널 MOS 트랜지스터(33)의 전류 구동력은 P채널 MOS 트랜지스터(35∼37)의 전류 구동력의 총합보다 크게 설정되어 있다.

퓨즈 회로(38)는, 도 10에 도시하는 바와 같이, P채널 MOS 트랜지스터(41, 42), 퓨즈(43), N채널 MOS 트랜지스터(44), 인버터(45, 46) 및 NOR 게이트(47)를 포함한다. P채널 MOS 트랜지스터(41, 42)는 전원 전위 VCC의 라인과 노드 N41 사이에 병렬 접속된다. 퓨즈(43) 및 N채널 MOS 트랜지스터(44)는 노드 N41과 접지 전위 GND의 라인 사이에 직렬 접속된다. 활성화 신호 φA는 MOS 트랜지스터(41, 44)의 게이트에 직접 입력되고, 또한, 인버터(45)를 거쳐 NOR 게이트(47)의 한쪽 입력 노드에 입력된다. 활성화 신호 φA는 인버터(31)를 사용하지 않을 때에는 「L」 레벨로 되고, 인버터(31)를 사용할 때에는 「H」 레벨로 된다. NOR 게이트(47)의 다른쪽 입력 노드는 노드 N41에 접속되고, 그 출력 신호가 P채널 MOS 트랜지스터(42)의 게이트에 입력된다. NOR 게이트(47)의 출력 신호는 인버터(46)에서 반전되어 퓨즈 회로(38)의 출력 신호 φ38로 된다.

우선 퓨즈(43)가 절단되어 있지 않은 경우에 있어서의 퓨즈 회로(38)의 동작에 대하여 설명한다. 활성화 신호 φA가 「L」 레벨일 경우에는, 인버터(45)의 출력 신호가 「H」 레벨로 되고, NOR 게이트(47)의 출력 신호가 「L」 레벨로 되어, 신호 φ38은 「H」 레벨로 된다. 또, 이 때 P채널 MOS 트랜지스터(41, 42)가 도통으로 되고, 또한 N채널 MOS 트랜지스터(44)가 비도통으로 되어, 노드 N41이 「H」 레벨로 된다.

활성화 신호 φA가 「H」 레벨로 상승되면, 인버터(45)의 출력 신호가 「L」 레벨로 되고, NOR 게이트(47)는 노드 N41에 나타내는 신호에 대하여 인버터로서 동작한다. 또한, P채널 MOS 트랜지스터(41)가 비도통으로 되고, 또한 N채널 MOS 트랜지스터(44)가 도통으로 되고, P채널 MOS 트랜지스터(42)의 전류 구동력이 작게 설정되어 있으므로 노드 N41이 「L」 레벨로 된다. 이에 따라, NOR 게이트(47)의 출력 신호가 「H」 레벨로 되고, P채널 MOS 트랜지스터(42)가 비도통으로 되어, 신호 φ38이 「L」 레벨로 된다.

다음에 퓨즈(44)가 절단되어 있는 경우의 퓨즈 회로(38)의 동작에 대하여 설명한다. 활성화 신호 φA가 「L」 레벨인 경우에는, 퓨즈(44)가 절단되어 있는 경우와 마찬가지로, 신호 φ38이 「H」 레벨로 된다. 활성화 신호 φA가 「H」 레벨로 상승하면, 인버터(45)의 출력 신호가 「L」 레벨로 되고, NOR 게이트(47)는 노드 N41에 나타나는 신호에 대해서 인버터로서 동작한다. 또한, P채널 MOS 트랜지스터(41)가 비도통으로 되고, 또한 N채널 MOS 트랜지스터(44)가 도통으로 되지만, 퓨즈(43)가 절단되어 있으므로, 노드 N41은 「H」 레벨인채로 변화하지 않는다. 따라서, 신호 φ38도 「H」 레벨인채로 변화하지 않는다.

결국, 퓨즈 회로(38)의 출력 신호 φ38은 퓨즈(43)가 절단되어 있지 않고, 또한 신호 φA가 「H」 레벨로 상승한 경우에만 「L」 레벨로 되고, 다른 경우에는 「H」 레벨로 된다. 퓨즈 회로(39)의 구성 및 동작도 퓨즈 회로(38)와 마찬가지이다.

인버터(31)의 임계값 전위 VTH는 도 5 및 도 6에 도시한 인버터(20)의 임계값 전위 VTH와 마찬가지로 변화된다. 즉, 퓨즈 회로(38, 39)의 퓨즈(43)가 절단되어 있지 않은 경우에는, 충전 전류 Ic가 가장 크기 때문에 인버터(31)의 임계값 전위 VTH는 가장 높다.

P 채널 MOS 트랜지스터(37)의 전류 구동력은 P채널 MOS 트랜지스터(36)의 전류 구동력보다 크게 설정되어 있으므로, 퓨즈 회로(38)의 퓨즈(43)만을 절단한 경우보다 퓨즈 회로(39)의 퓨즈만을 절단한 경우가 인버터(31)의 임계값 전위 VTH는 낮아지게 된다. 퓨즈 회로(38, 39)의 양쪽 퓨즈를 절단하면, 인버터(31)의 임계값 전위 VTH는 가장 낮아지게 된다.

인버터(31) 및 임계값 설정 회로(34)를 완성한 후에 인버터(31)의 임계값 전위 VTH를 측정한다. 임계값 전위 VTH가 설계값보다 높은 경우에도, 측정 결과에 근거해서 퓨즈 회로(38, 39) 중 적어도 한쪽 회로의 퓨즈(43)를 레이저 광선으로 절단하는 것에 의해 임계값 전위 VTH를 설계값에 맞출 수 있다.

본 실시예 3에서도 실시예 1과 동일한 효과가 얻어진다.

또, 본 실시예 3에서는, 퓨즈 회로(38, 39)의 퓨즈(43)를 절단했을 때에 P채널 MOS 트랜지스터(36, 37)가 비도통으로 되도록 하였지만, 퓨즈 회로(38, 39)의 출력 노드와 P채널 MOS 트랜지스터(36, 37)의 게이트 사이의 각각에 인버터를 마련하여, 퓨즈 회로(38, 39)의 퓨즈(43)를 절단했을 때에 P채널 MOS 트랜지스터(36, 37)가 도통으로 되도록 하여도 무방하다.

(실시예 4)

도 11은 본 발명의 실시예 4에 따른 플래시 메모리의 주요부를 나타내는 회로 블럭도이다. 도 11에 있어서, 이 플래시 메모리는 인버터(51) 및 임계값 설정 회로(54)를 포함한다. 인버터(51)는, 예컨대, 입력 버퍼(6)의 입력 초단 회로로서 이용된다.

인버터(51)는 P채널 MOS 트랜지스터(52) 및 N채널 MOS 트랜지스터(53)를 포함한다. P채널 MOS 트랜지스터(52)는 전원 전위 VCC의 라인과 출력 노드(51b) 사이에 접속되고, 그 게이트가 입력 노드(51a)에 접속된다. N채널 MOS 트랜지스터(53)는 출력 노드(51b)와 접지 노드(51c) 사이에 접속되고, 그 게이트는 입력 노드(51a)에 접속된다.

입력 신호 VI가 임계값 전위 VTH보다 높은 경우에는, P채널 MOS 트랜지스터(52)에 흐르는 충전 전류 Ic가 N채널 MOS 트랜지스터(53)에 흐르는 방전 전류 Id보다 작아지게 되어 출력 신호 VO가 「L」 레벨로 된다. 입력 신호 VI가 임계값 전위 VTH보다 낮은 경우에는, P채널 MOS 트랜지스터(52)에 흐르는 충전 전류 Ic가 N채널 MOS 트랜지스터(53)에 흐르는 방전 전류 Id보다 커지게 되어 출력 신호 VO가 「H」 레벨로 된다.

임계값 설정 회로(54)는 N채널 MOS 트랜지스터(55∼57) 및 퓨즈 회로(58, 59)를 포함한다. N채널 MOS 트랜지스터(55∼57)는 인버터(51)의 접지 노드(51c)와 접지 전위 GND의 라인 사이에 병렬 접속된다. N채널 MOS 트랜지스터(55)의 게이트가 전원 전위 VCC를 받아, N채널 MOS 트랜지스터(55)는 저항 소자를 구성한다. N채널 MOS 트랜지스터(56, 57)의 게이트는 각각 퓨즈 회로(58, 59)의 출력 신호 φ58, φ59를 받는다. N채널 MOS 트랜지스터(57)의 전류 구동력은 N채널 MOS 트랜지스터(36)의 전류 구동력보다 크게 설정되어 있다. 또한, N채널 MOS 트랜지스터(53)의 전류 구동력은 N채널 MOS 트랜지스터(55∼57)의 전류 구동력의 총합보다 크게 설정되어 있다.

퓨즈 회로(58)는, 도 12에 도시한 바와 같이 도 10에 도시한 퓨즈 회로(38)로부터 인버터(46)를 제거한 것이다. NOR 게이트(47)의 출력 신호가 퓨즈 회로(58)의 출력 신호 φ58로 된다. 따라서, 신호 φ58은 신호 φ38의 상보 신호로 된다.

즉, 퓨즈(43)가 절단되어 있지 않은 경우, 신호 φA가 「L」 레벨일 때에는 신호 φ58이 「L」 레벨로 되고, 신호 φA가 「H」 레벨일 경우에는 신호 φ58이 「H」 레벨로 된다. 퓨즈(43)가 절단되어 있는 경우에는, 신호 φA에 관계없이 신호 φ58은 「L」 레벨로 된다. 결국, 퓨즈 회로(58)의 출력 신호 φ58은 퓨즈(43)가 절단되어 있지 않고, 또한 신호 φA가 「H」 레벨일 때에만 「H」 레벨로 되고, 다른 경우에는 「L」 레벨로 된다. 퓨즈 회로(59)의 구성 및 동작도 퓨즈 회로(58)와 마찬가지이다.

인버터(51)의 임계값 전위 VTH는 도 7 및 도 8에 도시한 인버터(25)의 임계값 전위 VTH와 마찬가지로 변화된다. 즉, 퓨즈 회로(58, 59)의 퓨즈(43)가 절단되어 있지 않은 경우에는, 방전 전류 Id가 가장 크기 때문에 인버터(51)의 임계값 전위 VTH는 가장 낮다.

N 채널 MOS 트랜지스터(57)의 전류 구동력은 N채널 MOS 트랜지스터(56)의 전류 구동력보다 크게 설정되어 있으므로, 퓨즈 회로(58)의 퓨즈(43)만을 절단한 경우보다 퓨즈 회로(59)의 퓨즈(43)만을 절단한 경우가 인버터(51)의 임계값 전위 VTH는 높아진다. 퓨즈 회로(58, 59)의 양쪽 퓨즈(43)를 절단하면 인버터(51)의 임계값 전위 VTH는 가장 높아진다.

인버터(51) 및 임계값 설정 회로(54)를 완성한 후에 인버터(51)의 임계값 전위 VTH를 측정한다. 임계값 전위 VTH가 설계값보다 낮은 경우에도, 측정 결과에 근거해서 퓨즈 회로(58, 59) 중 적어도 한쪽의 회로의 퓨즈(43)를 레이저 광선으로 절단하는 것에 의해 임계값 전위 VTH를 설계값에 맞출 수 있다.

본 실시예 4에서도 실시예 1과 동일한 효과가 얻어진다.

또, 본 실시예 4에서는, 퓨즈 회로(58, 59)의 퓨즈(43)를 절단했을 때에 N채널 MOS 트랜지스터(56, 57)가 비도통으로 되도록 하였지만, 퓨즈 회로(58, 59)의 출력 노드와 N채널 MOS 트랜지스터(56, 57)의 게이트 사이의 각각에 인버터를 마련하여, 퓨즈 회로(58, 59)의 퓨즈(43)를 절단했을 때에 N채널 MOS 트랜지스터(56, 59)가 도통하도록 하여도 무방하다.

(실시예 5)

도 13은 본 발명의 실시예 5에 따른 플래시 메모리의 주요부를 나타내는 회로 블럭도이다. 도 13을 참조하면, 이 플래시 메모리가 도 9에 도시한 플래시 메모리와 다른 점은, 도 1에 나타낸 임계값 설정 회로(54)가 추가되어 있다는 점이다. 임계값 설정 회로(54)는 인버터(31)의 접지 노드(31d)에 접속된다.

퓨즈 회로(38, 39, 58, 59)의 퓨즈(43)가 완전히 절단되어 있지 않고, 신호 φA가 「H」 레벨로 된 경우에는, 신호 φ38, φ39가 「L」 레벨로 되어 P채널 MOS 트랜지스터(36, 37)가 도통으로 되고, 또한 신호 φ58, φ59가 「H」 레벨로 되어 N채널 MOS 트랜지스터(56, 57)가 도통으로 되어 인버터(31)의 전류 구동력이 최대로 된다.

인버터(31) 및 임계값 설정 회로(34, 54)를 완성한 후에 인버터(31)의 임계값 전위 VTH를 측정한다. 임계값 전위 VTH가 설계값보다 높은 경우에는, 측정 결과에 근거해서 퓨즈 회로(38, 39) 중 적어도 한쪽 회로의 퓨즈(43)를 레이저 광선으로 절단하는 것에 의해 임계값 전위 VTH를 설계값에 맞춘다. 임계값 전위 VTH가 설계값보다 낮은 경우에는, 측정 결과에 근거해서 퓨즈 회로(58, 59) 중 적어도 한쪽 회로의 퓨즈(43)를 레이저 광선으로 절단하는 것에 의해 임계값 전위 VTH를 설계값에 맞춘다.

본 실시예 5에서도 실시예 1과 동일한 효과가 얻어진다.

(실시예 6)

도 14는 본 발명의 실시예 6에 따른 플래시 메모리의 주요부를 나타내는 회로 블럭도이다.

도 14에 있어서, 이 플래시 메모리는 직렬 접속된 우수(도면에서는 네 개)의 인버터(31.1∼31.4)를 포함하는 가변 지연 회로(60)와, 임계값 설정 회로(34.1, 34.2, 54.1, 54.2)를 포함한다. 인버터(31.1∼31.4)의 각각은 도 13의 인버터(31)와 동일한 것이다. 임계값 설정 회로(34.1, 34.2)의 각각은 도 13의 임계값 설정 회로(34)와 동일한 것이다. 임계값 설정 회로(54.1, 54.2)의 각각은 도 13의 임계값 설정 회로(54)와 동일한 것이다.

임계값 설정 회로(34.1)는 기수단의 인버터(31.1, 31.3)의 전원 노드에 접속된다. 임계값 설정 회로(34.2)는 우수단의 인버터(31.2, 31.4)의 전원 노드에 접속된다. 임계값 설정 회로(54.1)는 기수단의 인버터(31.1, 31.3)의 접지 노드에 접속된다. 임계값 설정 회로(54.2)는 우수단의 인버터(31.2, 31.4)의 접지 노드에 접속된다.

임계값 설정 회로(34.1) 내의 퓨즈 회로(38, 39)의 퓨즈(43)를 절단하면, 인버터(31.1, 31.3)의 임계값 전위 VTH가 낮아지게 된다. 임계값 설정 회로(34.2) 내의 퓨즈 회로(38, 39)의 퓨즈(43)를 절단하면, 인버터(31.2, 31.4)의 임계값 전위 VTH가 낮아지게 된다.

임계값 설정 회로(54.1) 내의 퓨즈 회로(58, 59)의 퓨즈(43)를 절단하면, 인버터(31.1, 31.3)의 임계값 전위 VTH가 높아진다. 임계값 설정 회로(54.2) 내의 퓨즈 회로(58, 59)의 퓨즈(43)를 절단하면, 인버터(31.2, 31.4)의 임계값 전위 VTH가 높아진다.

도 15(a) 내지 도 15(c)는 도 14에 나타낸 가변 지연 회로(64)의 입력 신호 VI 및 출력 신호 VO를 나타내는 타이밍차트이다.

가변 지연 회로(60) 및 임계값 설정 회로(34.1, 34.2, 54.1, 54.2)를 완성한 후에, 입력 신호 VI가 「L」 레벨에서 「H」 레벨로 상승하고 나서 출력 신호 VO가 「L」 레벨에서 「H」 레벨로 상승할 때까지의 시간, 즉 가변 지연 회로(60)의 지연 시간 T1을 측정한다.

T1이 설계값보다 짧은 경우에는, 임계값 설정 회로(54.1) 내의 퓨즈 회로(58, 59) 중 적어도 한 회로의 퓨즈(43)를 절단하여 인버터(31.1, 31.3)의 임계값 전위 VTH를 높게 하고, 또한 임계값 설정 회로(34.2) 내의 퓨즈 회로(38, 39) 중 적어도 한 회로의 퓨즈(43)를 절단하여 인버터(31.2, 31.4)의 임계값 전위 VTH를 낮게 한다. 이에 따라, 도 15(c)에 도시한 바와 같이, 지연 시간 T1을 길게 하여 설계값에 맞출 수 있다.

반대로, T1이 설계값보다 긴 경우에는 임계값 설정 회로(34.1) 내의 퓨즈 회로(38, 39) 중 적어도 한 회로의 퓨즈(43)를 절단하여 인버터(31.1, 31.3)의 임계값 전위 VTH를 낮게 하고, 또한 임계값 설정 회로(54.2) 내의 퓨즈 회로(58, 59) 중 적어도 한 회로의 퓨즈(43)를 절단하여 인버터(31.2, 31.4)의 임계값 전위 VTH를 높게 한다. 이에 따라, 지연 시간 T1을 짧게 하여 설계값에 맞출 수 있다.

(실시예 7)

도 16은 본 발명의 실시예 7에 따른 플래시 메모리의 출력 버퍼(61)의 구성을 나타내는 회로 블럭도이다.

도 16에 있어서, 이 출력 버퍼(61)는 가변 지연 회로(62, 63), 임계값 설정 회로(34.1, 34.2, 54.1, 54.2), NAND 게이트(64), NOR 게이트(65), P채널 MOS 트랜지스터(66) 및 N채널 MOS 트랜지스터(67)를 포함한다.

가변 지연 회로(62, 63)의 각각은 도 14에 도시한 가변 지연 회로(60)와 동일하다. 임계값 설정 회로(34.1, 34.2, 54.1, 54.2)는 도 14에 도시한 것과 동일하며, 가변 지연 회로(62, 63)에 공통으로 마련되어 있다. 따라서, 임계값 설정 회로(34.1, 34.2, 54.1, 54.2) 내의 퓨즈(43)를 절단함으로써 가변 지연 회로(62, 63)의 지연 시간 T62, T63을 조정하는 것이 가능하게 되어 있다.

입력 신호 VI는 NAND 게이트(64)의 한쪽 입력 노드에 직접 입력되고, 또한 가변 지연 회로(62)를 거쳐 NAND 게이트(64)의 다른쪽 입력 노드에 입력된다. 또한, 입력 신호 VI는 NOR 게이트(65)의 한쪽 입력 노드에 직접 입력되고, 또한, 가변 지연 회로(63)를 거쳐 NOR 게이트(65)의 다른쪽 입력 노드에 입력된다. P채널 MOS 트랜지스터(66)는 전원 전위 VCC의 라인과 출력 노드(61a) 사이에 접속되고, 그 게이트는 NAND 게이트(64)의 출력 신호 φ64를 수신한다. N채널 MOS 트랜지스터(67)는 출력 노드(61a)와 접지 전위 GND의 라인 사이에 접속되고, 그 게이트는 NOR 게이트(65)의 출력 신호 φ65를 수신한다. 도 17(a) 내지 도 17(f)는 도 16에 나타낸 출력 버퍼(61)의 동작을 나타내는 타이밍차트이다. 초기 상태에서는, 입력 신호 VI는 「L」 레벨로 되어 있고, 신호 φ64, φ65는 모두 「H」 레벨로 되어 있다. 이 때문에, P채널 MOS 트랜지스터(66)가 비도통으로 되고, 또한 N채널 MOS 트랜지스터(67)가 도통으로 되어, 출력 신호 VO는 「L」 레벨로 되어 있다.

임의의 소정 시각에 입력 신호 VI가 「L」 레벨로부터 「H」 레벨로 상승하면, 신호 φ65가 「L」 레벨로 되어 N채널 MOS 트랜지스터(67)가 비도통으로 된다. 이 때 MOS 트랜지스터(66, 67)가 모두 비도통으로 되어 있으므로, 출력 신호 VO는 「L」 레벨인채로 변화하지 않는다.

입력 신호 VI가 「H」 레벨로 되고 나서 가변 지연 회로(62)의 지연 시간 T62의 경과 후에 신호 φ64가 「L」 레벨로 되어 P채널 MOS 트랜지스터(66)가 도통으로 되고, 출력 신호 VO가 「L」 레벨로부터 「H」 레벨로 상승한다.

다음에, 입력 신호 VI가 「H」 레벨로부터 「L」 레벨로 하강하면, 신호 φ64가 「H」 레벨로 되어 P채널 MOS 트랜지스터(66)가 비도통으로 된다. 이 때 MOS 트랜지스터(66, 67)가 모두 비도통으로 되어 있으므로, 출력 신호 VO가 「H」 레벨인채로 변화하지 않는다.

입력 신호 VI가 「L」 레벨로 되고 나서 가변 지연 회로(63)의 지연 시간 T63의 경과 후에 신호 φ65가 「H」 레벨로 되어 N채널 MOS 트랜지스터(67)가 도통으로 되고, 출력 신호 VO는 「H」 레벨로부터 「L」 레벨로 하강한다.

T62, T63이 설계값보다도 짧은 경우에는, 임계값 설정 회로(54.1) 내의 퓨즈 회로(58, 59) 중 적어도 한 회로의 퓨즈(43)를 절단하고, 또한 임계값 설정 회로(34.2) 내의 퓨즈 회로(38, 39) 중 적어도 한 회로의 퓨즈(43)를 절단하여, 지연 시간 T62, T63을 길게 해서 설계값에 맞춘다.

T62, T63이 설계값보다 긴 경우에는, 임계값 설정 회로(34.1) 내의 퓨즈 회로(38, 39) 중 적어도 한 회로의 퓨즈(43)를 절단하고, 또한 임계값 설정 회로(54.2) 내의 퓨즈 회로(58, 59) 중 적어도 한 회로의 퓨즈(43)를 절단하여, 지연 시간 T62, T63을 짧게 해서 설계값에 맞춘다.

(실시예 8)

도 18은 본 발명의 실시예 8에 따른 플래시 메모리의 데이터 판독에 관련되는 부분의 구성을 나타내는 회로 블럭도이다. 도 18에 있어서, 이 플래시 메모리는 센스 앰프(70), 인버터(75, 78) 및 임계값 설정 회로(80, 90)를 포함한다.

센스 앰프(70)는 P채널 MOS 트랜지스터(71, 72) 및 N채널 MOS 트랜지스터(73, 74)를 포함한다. P채널 MOS 트랜지스터(71, 72)는 각각 전원 전위 VCC의 라인과 노드 N71, N72 사이에 접속되고, 각각의 게이트는 모두 접지된다. P채널 MOS 트랜지스터(71, 72)의 각각은 저항 소자를 구성한다. N채널 MOS 트랜지스터(73)는 노드 N71과 접지 전위 GND의 라인 사이에 접속되고, 그 게이트는 노드 N74에 접속된다. N채널 MOS 트랜지스터(74)는 노드 N72와 N74 사이에 접속되고, 그 게이트는 노드 N71에 접속된다. 노드 N74는 선택 게이트 SG 및 메모리셀 MC를 거쳐 접지 전위 GND의 라인에 접속된다. 메모리셀 MC에는 데이터 「0」이 기록되어 있는 것으로 한다.

메모리셀 MC가 선택되어 있지 않은 경우에는, 선택 게이트 SG 및 메모리셀 MC는 비도통으로 되어 있다. 이 경우, 노드 N72, N74가 「H」 레벨로 되어 N채널 MOS 트랜지스터(73)가 도통으로 되고, 노드 N71이 「L」 레벨로 되어 N채널 MOS 트랜지스터(74)가 비도통으로 되어 있다.

메모리셀 MC가 선택되면, 선택 게이트 SG 및 메모리셀 MC가 도통으로 되어 노드 N74가 「L」 레벨로 된다. 이에 따라, N채널 MOS 트랜지스터(73)가 비도통으로 되어 노드 N71이 「H」 레벨로 되고, N채널 MOS 트랜지스터(74)가 도통으로 되어 노드 N72가 「H」 레벨로부터 「L」 레벨로 하강한다.

인버터(75)는 P채널 MOS 트랜지스터(76) 및 N채널 MOS 트랜지스터(77)를 포함한다. P채널 MOS 트랜지스터(76)는 전원 노드(75c)와 출력 노드(75b) 사이에 접속되고, 그 게이트는 입력 노드(75a)에 접속된다. N채널 MOS 트랜지스터(77)는 출력 노드(75b)와 접지 노드(75d) 사이에 접속되고, 그 게이트는 입력 노드(75a)에 접속된다.

입력 노드(75a)가 인버터(75)의 임계값 전위 VTH보다 높은 경우에는, P채널 MOS 트랜지스터(76)를 흐르는 충전 전류 Ic가 N채널 MOS 트랜지스터(77)를 흐르는 방전 전류 Id보다 작아져 출력 노드(75b)가 「L」 레벨로 된다. 입력 노드(75a)가 인버터(75)의 임계값 전위 VTH보다 낮은 경우에는, P채널 MOS 트랜지스터(76)를 흐르는 충전 전류 Ic가 N채널 MOS 트랜지스터(77)를 흐르는 방전 전류 Id보다 커져 출력 노드(75b)가 「H」 레벨로 된다. 인버터(75)의 출력 신호는 인버터(78)에서 반전되어 판독 데이터 신호 DO로 된다.

임계값 설정 회로(80)는 P채널 MOS 트랜지스터(81∼83) 및 퓨즈 회로(84∼86)를 포함한다. P채널 MOS 트랜지스터(81∼83)는 전원 전위 VCC의 라인과 인버터(75)의 전원 노드(75c) 사이에 병렬 접속되고, 각각의 게이트는 각각 퓨즈 회로(84∼86)의 출력 신호를 받는다. 퓨즈 회로(84∼86)의 각각은 도 10에 도시한 퓨즈 회로(38)와 동일하다. P채널 MOS 트랜지스터(81∼83)의 전류 구동력은 서로 다른 값으로 설정되어 있다. 또한, P채널 MOS 트랜지스터(76)의 전류 구동력은 P채널 MOS 트랜지스터(81∼83)의 전류 구동력의 총합보다 크게 설정되어 있다.

퓨즈 회로(84∼86)의 퓨즈(43)가 절단되어 있지 않은 경우에는, P채널 MOS 트랜지스터(81∼83)가 모두 도통으로 되어, 충전 전류 Ic가 최대로 되므로 인버터(75)의 임계값 전위 VTH는 가장 높다. 퓨즈 회로(84∼86) 중 적어도 한 회로의 퓨즈(43)를 절단하면, P채널 MOS 트랜지스터(81∼83) 중 적어도 하나가 비도통으로 되고, 충전 전류 Ic가 작아져 인버터(75)의 임계값 전위 VTH가 낮아지게 된다.

임계값 설정 회로(90)는 N채널 MOS 트랜지스터(91∼93) 및 퓨즈 회로(94∼96)를 포함한다. N채널 MOS 트랜지스터(91∼93)는 인버터(75)의 접지 노드(75d)와 접지 전위 GND의 라인 사이에 병렬 접속되고, 각각의 게이트는 각각 퓨즈 회로(94∼96)의 출력 신호를 받는다. 퓨즈 회로(94∼96)의 각각은 도 12에 도시한 퓨즈 회로(58)와 동일하다. N채널 MOS 트랜지스터(91∼93)의 전류 구동력은 서로 다른 값으로 설정되어 있다. 또한, N채널 MOS 트랜지스터(77)의 전류 구동력은 N채널 MOS 트랜지스터(91∼93)의 전류 구동력의 총합보다 크게 설정되어 있다.

퓨즈 회로(94∼96)의 퓨즈(43)가 절단되어 있지 않은 경우에는, N채널 MOS 트랜지스터(91∼93)가 모두 도통으로 되어 방전 전류 Id가 최대로 되므로 인버터(75)의 임계값 전위 VTH는 가장 낮다. 퓨즈 회로(94∼96) 중 적어도 한 회로의 퓨즈(43)를 절단하면, N채널 MOS 트랜지스터(91∼93) 중 적어도 하나가 비도통으로 되고, 방전 전류 Id가 작아지게 되어 인버터(75)의 임계값 전위 VTH가 높아진다.

도 19(a) 및 도 19(b)는 도 18에 나타낸 인버터(75)의 입력 노드(75a) 및 출력 노드(75b)의 전위 변화를 나타내는 타이밍차트이다.

메모리셀 MC가 선택되어 센스 앰프(70)의 노드 N74가 「H」 레벨로부터 「L」 레벨로 하강하면, N채널 MOS 트랜지스터(73)가 비도통으로 되어 노드 N71이 「H」 레벨로 되고, N채널 MOS 트랜지스터(74)가 도통으로 되어 노드 N72, 즉 인버터(75)의 입력 노드(75a)가 「H」 레벨로부터 「L」 레벨로 하강한다. 인버터(75)의 입력 노드(75a)가 임계값 전위 VTH보다 낮아지게 되면 충전 전류 Ic가 방전 전류 Id보다 커져서 출력 노드(75b)가 「L」 레벨로부터 「H」 레벨로 상승하게 된다. 이에 따라, 출력 데이터 신호 DO가 「L」 레벨로 되어, 선택된 메모리셀 MC에는 데이터 「0」이 기록되어 있었음을 알 수 있다.

이 때, 인버터(75)의 임계값 전위 VTH를 측정한다. 임계값 전위 VTH가 설계값보다 높은 경우에는, 측정 결과에 근거해서 퓨즈 회로(84∼86) 중 적어도 한 회로의 퓨즈(43)를 레이저 광선으로 절단하는 것에 의해, 임계값 전위 VTH를 설계값에 맞춘다. 임계값 전위 VTH가 설계값보다 낮은 경우에는, 측정 결과에 근거해서 퓨즈 회로(94∼96) 중 적어도 한 회로의 퓨즈(43)를 레이저 광선으로 절단하는 것에 의해, 임계값 전위 VTH를 설계값에 맞춘다.

본 실시예 8에서도, 실시예 1과 동일한 효과가 얻어진다.

또, 본 실시예 8에서는, MOS 트랜지스터(81∼83, 91∼93)의 각각에 퓨즈 회로를 마련하였지만, 도 20에 도시하는 바와 같이, MOS 트랜지스터(81∼83, 91∼93)에 공통으로, 예컨대, 세 개의 퓨즈 회로(101∼103) 및 디코더(104)를 마련하고, 퓨즈 회로(101∼103)의 출력 신호를 디코더(104)에 의해 디코딩하여 신호 φ1∼φ6를 생성하고, 신호 φ1∼φ6을 각각 MOS 트랜지스터(81∼83, 91∼93)의 게이트에 인가해도 좋다. 퓨즈 회로(101∼103)의 출력 신호는 000, 001, …, 111의 여덟 가지로 설정할 수 있다. 디코더(104)는 퓨즈 회로(101∼103)의 출력 신호에 따라서 MOS 트랜지스터(81∼83, 91∼93)의 각각을 도통 상태 또는 비도통 상태로 한다. 따라서, 이 변경예에 따르면 세 개의 퓨즈 회로로 인버터(75)의 임계값 전위 VTH를 여덟 가지로 변경할 수 있다.

또한, 도 21(a) 및 도 21(b)에 도시하는 바와 같이, P채널 MOS 트랜지스터(81∼83)에 공통으로 두 개의 퓨즈 회로(111, 112) 및 디코더(113)를 마련하고, N채널 MOS 트랜지스터(91∼93)에 공통으로 두 개의 퓨즈 회로(114, 115) 및 디코더(116)를 마련하여도 좋다. 퓨즈 회로(111, 112)의 출력 신호는, 00, 01, 10, 11의 네 가지로 설정할 수 있다. 디코더(113)는 퓨즈 회로(111, 112)의 출력 신호에 따라서 신호 φ1∼φ3을 생성하고, 신호 φ1∼φ3을 P채널 MOS 트랜지스터(81∼83)의 게이트에 인가하여 P채널 MOS 트랜지스터(81∼83)의 각각을 도통 상태 또는 비도통 상태로 한다.

또한, 퓨즈 회로(114, 115)의 출력 신호는, 00, 01, 10, 11의 네 가지로 설정할 수 있다. 디코더(116)는 퓨즈 회로(114, 115)의 출력 신호에 따라서 신호 φ4∼ φ6을 생성하고, 신호 φ4∼φ6을 N채널 MOS 트랜지스터(91∼93)의 게이트에 인가하여 N채널 MOS 트랜지스터(91∼93)의 각각을 도통 상태 또는 비도통 상태로 한다. 따라서, 본 변경예에 따르면, 네 개의 퓨즈 회로(111, 112, 114, 115)로 인버터(75)의 임계값 전위 VTH를 4×4=16가지로 변경할 수 있다.

금번 개시된 실시예는 모든 점에서 예시적인 것으로, 제한적인 것이 아님이 고려되어야 한다. 본 발명의 범위는 상기한 설명이 아니라 특허청구의 범위에 의해서 나타내어지며, 특허청구의 범위와 균등한 의미 및 범위 내에서의 모든 변경이 포함될 것이 의도된다.

이상과 같이, 본 발명의 일국면에 따르면, 제 1 전원 전위의 라인과 출력 노드 사이에 제 1 도전형의 제 1 트랜지스터를 접속하고, 제 2 전원 전위의 라인과 출력 노드 사이에 제 2 도전형의 제 2 트랜지스터를 접속하며, 제 2 전원 전위의 라인과 출력 노드 사이에 제 2 도전형의 제 3 트랜지스터 및 퓨즈를 직렬 접속하여, 제 1 내지 제 3 트랜지스터의 입력 전극을 입력 노드에 접속한다. 따라서, 퓨즈를 절단함으로써 인버터의 임계값 전위를 변경할 수 있기 때문에, 마스크를 교환하는 것에 의해 인버터의 임계값 전위를 변경하고 있었던 종래에 비해 인버터의 임계값 전위를 간단하면서도 저렴하게 변경할 수 있다.

바람직하게는, 제 3 트랜지스터 및 퓨즈는 복수조 마련되고, 복수의 제 3 트랜지스터의 전류 구동력은 서로 다른 값으로 설정되어 있다. 이 경우, 인버터의임계값 전위를 보다 다단계로 변경할 수 있다.

본 발명의 다른 국면에 따르면, 제 1 전원 전위의 라인과 출력 노드 사이에 제 1 도전형의 제 1 트랜지스터를 접속하고, 출력 노드와 제 2 전원 전위의 라인 사이에 제 2 도전형의 제 2 트랜지스터 및 제 1 가변 저항 회로를 직렬 접속하며, 적어도 하나의 제 1 퓨즈를 포함하고, 제 1 퓨즈가 절단되어 있는지 여부에 따라서 제 1 가변 저항 회로의 저항값을 설정하여, 인버터의 임계값 전위를 설정하는 제 1 임계값 설정 회로를 마련한다. 따라서, 퓨즈를 절단하는 것에 의해 인버터의 임계값 전위를 변경할 수 있기 때문에, 마스크를 교환하는 것에 의해 인버터의 임계값 전위를 변경하고 있었던 종래에 비해 인버터의 임계값 전위를 간단하면서도 저렴하게 변경할 수 있다.

바람직하게는, 제 1 가변 저항 회로는, 제 2 트랜지스터의 한쪽 전극과 제 2 전원 전위의 라인 사이에 병렬 접속된 제 2 도전형의 복수의 제 3 트랜지스터를 포함하고, 제 1 임계값 설정 회로는 제 1 퓨즈가 절단되어 있는지 여부에 따라서 각 제 3 트랜지스터를 도통 상태 또는 비도통 상태로 한다. 이 경우, 제 1 가변 저항 회로를 용이하게 구성할 수 있고, 그 저항값을 용이하게 설정할 수 있다.

또한 바람직하게는, 복수의 제 3 트랜지스터의 전류 구동력은 서로 다른 값으로 설정되어 있다. 이 경우, 인버터의 임계값 전위를 보다 다단계로 변경할 수 있다.

또한 바람직하게는, 제 1 퓨즈는 각 제 3 트랜지스터에 대응하여 마련되고, 제 1 임계값 설정 회로는, 제 1 퓨즈가 절단된 것에 따라서 대응하는 제 3 트랜지스터를 도통 상태 또는 비도통 상태로 한다. 이 경우, 제 1 임계값 설정 회로를 용이하게 구성할 수 있다.

또한 바람직하게는, 제 1 퓨즈는 제 3 트랜지스터의 수보다도 적은 수만큼 마련되고, 제 1 임계값 설정 회로는 제 1 퓨즈가 절단되어 있는지 여부에 따라서 제 3 트랜지스터와 동일한 수의 복수의 제 1 제어 신호를 출력하는 제 1 디코더를 포함하며, 복수의 제 3 트랜지스터는 각각 복수의 제 1 제어 신호에 응답하여 도통 상태 또는 비도통 상태로 된다. 이 경우, 보다 적은 수의 제 1 퓨즈로 인버터의 임계값 전위를 복수 단계로 변경할 수 있다.

또한 바람직하게는, 제 1 트랜지스터의 한쪽 전극과 제 1 전원 전위의 라인 사이에 삽입된 제 2 가변 저항 회로와, 적어도 하나의 제 2 퓨즈를 포함하고, 제 2 퓨즈가 절단되어 있는지 여부에 따라서 제 2 가변 저항 회로가 저항값을 설정하여, 인버터의 임계값 전위를 설정하는 제 2 임계값 설정 회로가 더 마련된다. 이 경우, 인버터의 임계값 전위를 높게 하거나 낮게 하는 것 모두 가능하다.

또한 바람직하게는, 제 2 가변 저항 회로는, 제 1 트랜지스터의 한쪽 전극과 제 1 전원 전위의 라인 사이에 병렬 접속된 제 1 도전형의 복수의 제 4 트랜지스터를 포함하고, 제 2 임계값 설정 회로는, 제 2 퓨즈가 절단되어 있는지 여부에 따라서 각 제 4 트랜지스터를 도통 상태 또는 비도통 상태로 한다. 이 경우, 제 2 가변 저항 회로를 용이하게 구성할 수 있고, 그 저항값을 용이하게 설정할 수 있다.

또한 바람직하게는, 복수의 제 4 트랜지스터의 전류 구동력은 서로 다른 값으로 설정되어 있다. 이 경우, 인버터의 임계값 전위를 보다 다단계로 변경할 수있다.

또한 바람직하게는, 제 2 퓨즈는 각 제 4 트랜지스터에 대응하여 마련되고, 제 2 임계값 설정 회로는 제 2 퓨즈가 절단된 것에 따라서 대응하는 제 4 트랜지스터를 도통 상태 또는 비도통 상태로 한다. 이 경우, 제 2 임계값 설정 회로를 용이하게 구성할 수 있다.

또한 바람직하게는, 제 2 퓨즈는 제 4 트랜지스터의 수보다 적은 수만큼 마련되고, 제 2 임계값 설정 회로는 제 2 퓨즈가 절단되어 있는지 여부에 따라서 제 4 트랜지스터와 동일한 수의 복수의 제 2 제어 신호를 출력하는 제 2 디코더를 포함하며, 복수의 제 4 트랜지스터는 각각 복수의 제 2 제어 신호에 응답하여 도통 상태 또는 비도통 상태로 된다. 이 경우, 보다 적은 수의 제 2 퓨즈로 인버터의 임계값 전위를 복수 단계로 변경할 수 있다.

또한 바람직하게는, 인버터는 복수개 마련되고, 복수의 인버터는 직렬 접속되어 가변 지연 회로를 구성하고 있다. 이 경우, 제 1 및 제 2 퓨즈의 절단 유무에 따라서 가변 지연 회로의 지연 시간을 변경할 수 있다.

또한 바람직하게는, 복수의 인버터 중의 초단 및 제 2 단의 인버터 이외의 인버터의 제 1 및 제 2 가변 저항 회로와 제 1 및 제 2 임계값 설정 회로가 생략된다. 초단의 인버터의 제 1 및 제 2 가변 저항 회로와 제 1 및 제 2 임계값 설정 회로는 기수단의 인버터에서 공용된다. 제 2 단의 인버터의 제 1 및 제 2 가변 저항 회로와 제 1 및 제 2 임계값 설정 회로는 우수단의 인버터에서 공용된다. 이 경우, 퓨즈의 수를 적게 할 수 있어, 레이아웃 면적이 작아지게 된다.

또한 바람직하게는, 가변 지연 회로는 반도체 장치의 출력 버퍼 내에 두 개 마련된다. 한쪽의 가변 지연 회로는 내부 신호의 전연(前緣)을 지연시킨 제 1 신호를 생성하고, 다른쪽 가변 지연 회로는 내부 신호의 후연(後緣)을 지연시킨 제 2 신호를 생성한다. 출력 버퍼는, 활성화 전위의 라인과 출력 단자 사이에 접속되고, 제 1 신호에 응답하여 도통하는 제 1 스위칭 소자와, 기준 전위의 라인과 출력 단자 사이에 접속되고, 제 2 신호에 응답하여 비도통으로 되는 제 2 스위칭 소자를 포함한다. 이 경우, 제 1 및 제 2 퓨즈의 절단 유무에 따라서 출력 버퍼의 지연 시간을 용이하게 조정할 수 있다.

또한 바람직하게는, 인버터는 반도체 장치의 입력 버퍼의 입력 초단 회로로서 이용되고 있다. 이 경우, 입력 버퍼의 임계값 전위를 용이하게 조정할 수 있다.

또한 바람직하게는, 인버터는 반도체 기억 장치 내에 마련된다. 반도체 기억 장치는 복수의 메모리셀과, 어드레스 신호에 따라서 복수의 메모리셀 중 어느 하나의 메모리셀을 선택하는 선택 회로와, 선택 회로에 의해서 선택된 메모리셀의 데이터를 판독하여, 그 데이터에 따른 레벨의 신호를 출력하는 센스 앰프를 포함한다. 인버터는 센스 앰프의 출력 신호의 레벨이 임계값 전위보다 높은지 여부를 검출하기 위해 이용된다. 이 경우, 센스 앰프의 출력 신호의 레벨을 검출하기 위한 인버터의 임계값 전위를 용이하게 조정할 수 있다.

Claims (3)

1. 삭제
2. 입력 노드에 입력된 신호 VI의 반전 신호 VO를 출력 노드로 출력하는 인버터에 있어서,

   그 제 1 전극이 제 1 전원 전위 GND의 라인에 접속되고, 그 제 2 전극이 상기 출력 노드에 접속되며, 그 입력 전극이 상기 입력 노드에 접속된 제 1 도전형의 제 1 트랜지스터(32, 77),

   그 제 1 전극이 상기 출력 노드에 접속되고, 그 입력 전극이 상기 입력 노드에 접속된 제 2 도전형의 제 2 트랜지스터(33, 76),

   상기 제 2 트랜지스터(33, 76)의 제 2 전극과 제 2 전원 전위 VCC의 라인 사이에 접속된 제 1 가변 저항 회로(35∼37, 81∼83),

   적어도 하나의 제 1 퓨즈(43)를 포함하고, 상기 제 1 퓨즈(43)가 절단되어 있는지 여부에 따라서 상기 제 1 가변 저항 회로(35∼37, 81∼83)의 저항값을 설정하여, 상기 인버터의 임계값 전위를 설정하는 제 1 임계값 설정 회로(38, 39, 84∼86, 111∼113)를 구비하되,

   상기 제 1 가변 저항 회로(35∼37, 81∼83)는, 상기 제 2 트랜지스터(33, 76)의 제 2 전극과 상기 제 2 전원 전위 VCC의 라인 사이에 병렬 접속된 제 2 도전형의 복수의 제 3 트랜지스터(36, 37, 81∼83)를 포함하고,

   상기 제 1 임계값 설정 회로(38, 39, 84∼86, 111∼113)는, 상기 제 1 퓨즈(43)가 절단되어 있는지 여부에 따라서 각 제 3 트랜지스터(36, 37, 81∼83)의 입력 전극의 전위를 제어하고, 각 제 3 트랜지스터(36, 37, 81∼83)를 도통 상태 또는 비도통 상태로 하는

   인버터.
3. 제 2 항에 있어서,

   상기 제 1 트랜지스터(32, 77)의 제 1 전극과 상기 제 1 전원 전위 GND의 라인 사이에 삽입된 제 2 가변 저항 회로(55∼57, 91∼93), 및

   적어도 하나의 제 2 퓨즈(43)를 포함하고, 상기 제 2 퓨즈(43)가 절단되어 있는지 여부에 따라서 상기 제 2 가변 저항 회로(55∼57, 91∼93)의 저항값을 설정하여, 상기 인버터의 임계값 전위를 설정하는 제 2 임계값 설정 회로(58, 59, 94∼96, 114∼116)를 구비하고,

   상기 제 2 가변 저항 회로(55∼57, 91∼93)는, 상기 제 1 트랜지스터(32, 77)의 제 1 전극과 상기 제 1 전원 전위 GND의 라인 사이에 병렬 접속된 제 1 도전형의 복수의 제 4 트랜지스터(55∼57, 91∼93)을 포함하고,

   상기 제 2 임계값 설정 회로(58, 59, 94∼96, 114∼116)는 상기 제 2 퓨즈(43)가 절단되어 있는지 여부에 따라서 각 제 4 트랜지스터(55∼57, 91∼93)의 입력 전극의 전위를 제어하고, 각 제 4 트랜지스터(55∼57, 91∼93)를 도통 상태 또는 비도통 상태로 하는

   인버터.