KR20170031224A - 데이터 저장 방법 및 상변화 메모리 - Google Patents

데이터 저장 방법 및 상변화 메모리 Download PDF

Info

Publication number
KR20170031224A
KR20170031224A KR1020177004179A KR20177004179A KR20170031224A KR 20170031224 A KR20170031224 A KR 20170031224A KR 1020177004179 A KR1020177004179 A KR 1020177004179A KR 20177004179 A KR20177004179 A KR 20177004179A KR 20170031224 A KR20170031224 A KR 20170031224A
Authority
KR
South Korea
Prior art keywords
data
pulse signal
stored
storage unit
phase change
Prior art date
Application number
KR1020177004179A
Other languages
English (en)
Inventor
젠 리
챵 허
샹솨이 먀오
롱강 수
준펭 자오
수제 장
Original Assignee
후아웨이 테크놀러지 컴퍼니 리미티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 후아웨이 테크놀러지 컴퍼니 리미티드 filed Critical 후아웨이 테크놀러지 컴퍼니 리미티드
Publication of KR20170031224A publication Critical patent/KR20170031224A/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5678—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using amorphous/crystalline phase transition storage elements
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0004—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements comprising amorphous/crystalline phase transition cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0069—Writing or programming circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0097—Erasing, e.g. resetting, circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0069—Writing or programming circuits or methods
    • G11C2013/0092—Write characterized by the shape, e.g. form, length, amplitude of the write pulse
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/70—Resistive array aspects
    • G11C2213/79—Array wherein the access device being a transistor

Landscapes

  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Semiconductor Memories (AREA)

Abstract

상변화 메모리를 위한 데이터 저장 방법 및 제어 장치가 제공된다. 상변화 메모리를 위한 데이터 저장 방법은, 저장될 데이터를 획득하는 단계(S101) - 저장될 데이터는 멀티비트 데이터임 -; 저장될 데이터에 따라 소거 펄스 신호 및 기록 펄스 신호를 생성하는 단계(S102) - 기록 펄스 신호는 적어도 2개의 연속 펄스를 포함하는 신호이고, 적어도 2개의 연속 펄스는 동일한 진폭을 가지고 있으며, 적어도 2개의 연속 펄스의 진폭은 저장될 데이터에 따라 결정된 값임 -; 저장 단위가 결정질 상태로 스위칭될 수 있도록, 소거 펄스 신호를 상변화 메모리의 저장 단위에 인가하는 단계(S103); 및 저장 단위의 제1 저항값에 대응하는 비정질 상태를 이용하여 저장될 데이터를 나타내기 위해, 저장 단위가 제1 저항값에 대응하는 비정질 상태로 스위칭될 수 있도록 기록 펄스 신호를 저장 단위에 인가하는 단계(S104)를 포함한다. 다중값 저장 중에 열 누화 문제가 해결될 수 있다.

Description

상변화 메모리를 위한 데이터 저장 방법 및 제어 장치{DATA STORAGE METHOD AND CONTROL DEVICE FOR PHASE-CHANGE MEMORY}
본 발명의 실시예는 데이터 저장 기술에 관한 것으로, 상세하게는 상변화 메모리를 위한 데이터 저장 방법 및 제어 장치에 관한 것이다.
상변화 메모리(Phase Change Memory, PCM)는 현재 가장 빠르게 개발되고 있는 새로운 비휘발성 메모리이다. 상변화 메모리는 대응하는 데이터를 저장하기 위해 결정질 상태(crystalline state) 및 비정질 상태(amorphous state)에 있는 상변화 물질이 나타내는 서로 다른 저항값을 이용하고, 재기록 가능한 콤팩트 디스크(Compact Disc, CD) 및 재기록 가능한 디지털 다용도 디스크(Digital Versatile Disc, DVD)에 광범위하게 적용된다. 대용량 정보 저장 요건을 충족시키기 위해, 상변화 메모리의 고밀도 저장에 대한 연구가 특히 중요해 보인다. 고밀도 상변화 메모리를 구현하기 위한 종래의 방법은, 상변화 유닛의 영역을 감소시키는 것 및 주변 회로의 영역을 감소시키는 것을 포함한다. 전자는 컴포넌트 구조를 개선시킬 필요가 있고 포토리소그래피 크기에 의해 제한되며, 후자는 집적 회로 디자인을 최적화할 필요가 있다.
전술한 문제를 해결하기 위해, 다중값 저장 기술(multi-valued storage technology)이 부상하고 있다. 종래의 바이너리 저장 방법과 달리, 다중값 저장 기술은 상변화 물질의 결정질 상태와 비정질 상태 간의 저항 차이를 충분히 이용할 수 있으며, 적어도 2개의 비트(bit)의 데이터를 하나의 저장 단위에 저장한다. 종래 기술에서, 상변화 메모리에 다중값 저장을 구현하기 위한 방법은 일반적으로 소거 프로세스(SET) 및 기록 프로세스(RESET)를 포함한다. 소거 프로세스는, 저장 단위가 안정된 저저항 결정질 상태에 있을 수 있도록 낮은 진폭과 긴 펄스폭을 가진 펄스를 상변화 메모리의 저장 단위에 인가하는 것이다. 기록 프로세스는, 저장 단위가 고저항 비정질 상태에 있을 수 있도록 높은 진폭과 짧은 펄스폭을 가진 단일 펄스를 저장 단위에 인가하는 것이다. 상변화 메모리의 저장 단위의 저항값이 인가되는 프로그래밍 펄스의 폭 및 진폭에 따라 변화하기 때문에, 서로 다른 진폭과 서로 다른 펄스폭을 가진 단일 펄스를 저장 단위에 인가함으로써, 저장 단위는 서로 다른 저항값에 대응하는 비정질 상태를 가질 수 있다. 상변화 메모리에서 다중값 저장을 구현하기 위해, 서로 다른 저항값에 대응하는 비정질 상태는 서로 다른 저장 상태에 대응한다.
종래 기술에서는, 다중값 저장이 높은 진폭과 짧은 펄스폭을 가진 단일 펄스를 이용하여 구현된다. 하지만, 높은 진폭과 짧은 펄스폭을 가진 단일 펄스를 상변화 메모리의 저장 단위에 인가하면, 저장 단위의 온도가 매우 빠르게 상승되고 열 누화(thermal crosstalk)가 발생한다.
본 발명의 실시예는, 종래 기술에서의 상변화 메모리에 다중값 스토리지를 구현하는 경우 발생되는 열 누화 문제를 해결하기 위해 상변화 메모리를 위한 데이터 저장 방법 및 제어 장치를 제공한다.
제1 양태에 따라, 본 발명의 일 실시예는 상변화 메모리를 위한 데이터 저장 방법을 제공한다. 상기 데이터 저장 방법은,
저장될 데이터를 획득하는 단계 - 상기 저장될 데이터는 멀티비트 데이터임 -;
상기 저장될 데이터에 따라 소거 펄스 신호 및 기록 펄스 신호를 생성하는 단계 - 상기 기록 펄스 신호는 적어도 2개의 연속 펄스를 포함하는 신호이고, 상기 적어도 2개의 연속 펄스는 동일한 진폭을 가지고 있으며, 상기 적어도 2개의 연속 펄스의 진폭은 상기 저장될 데이터에 따라 결정되는 값임 -;
상기 저장 단위가 결정질 상태(crystalline state)로 스위칭될 수 있도록, 상기 소거 펄스 신호를 상기 상변화 메모리의 저장 단위에 인가하는 단계; 및
상기 저장 단위가 제1 저항값에 대응하는 비정질 상태(amorphous state)로 스위칭될 수 있도록, 상기 기록 펄스 신호를 상기 저장 단위에 인가하는 단계를 포함한다. 여기서, 상기 저장 단위의 제1 저항값에 대응하는 상기 비정질 상태를 이용하여 상기 저장될 데이터를 나타내기 위해, 상기 제1 저항값 및 상기 적어도 2개의 연속 펄스의 진폭은 특정 함수 관계를 만족한다.
제1 양태에 따라, 제1 양태의 제1 가능한 구현 방식에서, 상기 데이터 저장 방법은,
상기 저장될 데이터가 상기 멀티비트 데이터 중에서 최대 데이터 또는 최소 데이터인지 여부를 판정하는 단계를 더 포함하고;
상기 저장될 데이터에 따라 소거 펄스 신호 및 기록 펄스 신호를 생성하는 단계는,
상기 저장될 데이터가 상기 멀티비트 데이터 중에서 상기 최대 데이터 또는 상기 최소 데이터가 아닌 경우, 상기 저장될 데이터에 따라 상기 소거 펄스 신호 및 상기 기록 펄스 신호를 생성하는 단계를 포함한다.
제1 양태의 제1 가능한 구현 방식에 따라, 제2 가능한 구현 방식에서, 상기 데이터 저장 방법은,
상기 저장 단위의 결정질 상태를 이용하여 상기 저장될 데이터를 나타내기 위해, 상기 저장될 데이터가 상기 멀티비트 데이터 중에서 상기 최대 데이터 또는 상기 최소 데이터인 경우 상기 저장될 데이터에 따라 상기 소거 펄스 신호를 생성하고, 상기 저장 단위가 상기 결정질 상태로 스위칭될 수 있도록 상기 소거 펄스 신호를 상기 저장 단위에 인가하는 단계를 더 포함한다.
제1 양태, 또는 제1 양태의 제1 또는 제2 가능한 구현 방식 중 어느 하나에 따라, 제3 가능한 구현 방식에서, 상기 적어도 2개의 연속 펄스는 동일한 펄스폭을 가지고 있다.
제1 양태의 제3 가능한 구현 방식에 따라, 제4 가능한 구현 방식에서, 상기 적어도 2개의 연속 펄스의 펄스폭 범위는 30 ns 내지 50 ns이다.
제1 양태, 또는 제1 양태의 제1 내지 제4 가능한 구현 방식 중 어느 하나에 따라, 제5 가능한 구현 방식에서, 상기 적어도 2개의 연속 펄스간 간격의 범위는 5 ns 내지 15 ns이다.
제1 양태, 또는 제1 양태의 제1 내지 제5 가능한 구현 방식 중 어느 하나에 따라, 제6 가능한 구현 방식에서, 상기 소거 펄스 신호 및 상기 기록 펄스 신호는 전압 신호이거나, 또는 상기 소거 펄스 신호 및 상기 기록 펄스 신호는 전류 신호이다.
제1 양태의 제6 가능한 구현 방식에 따라, 제7 가능한 구현 방식에서, 상기 기록 펄스 신호는 적어도 2개의 연속 펄스를 포함하는 전압 신호이고, 상기 적어도 2개의 연속 펄스 각각의 진폭 범위는 0.5 V 내지 1.5 V이다.
제2 양태에 따라, 본 발명의 일 실시예는 상변화 메모리를 위한 제어 장치를 추가로 제공한다. 상기 제어 장치는,
저장될 데이터를 획득하도록 구성된 획득 모듈 - 상기 저장될 데이터는 멀티비트 데이터임 -;
상기 저장될 데이터에 따라 소거 펄스 신호 및 기록 펄스 신호를 생성하도록 구성된 생성 모듈 - 상기 기록 펄스 신호는 적어도 2개의 연속 펄스를 포함하는 신호이고, 상기 적어도 2개의 연속 펄스는 동일한 진폭을 가지고 있으며, 상기 적어도 2개의 연속 펄스의 진폭은 상기 저장될 데이터에 따라 결정되는 값임 -; 및
상기 저장 단위가 결정질 상태로 스위칭될 수 있도록 상기 소거 펄스 신호를 상기 상변화 메모리의 저장 단위에 인가하고, 상기 저장 단위가 제1 저항값에 대응하는 비정질 상태로 스위칭될 수 있도록 상기 기록 펄스 신호를 상기 저장 단위에 인가하도록 구성된 제어 모듈을 포함한다. 여기서, 상기 저장 단위의 제1 저항값에 대응하는 상기 비정질 상태를 이용하여 상기 저장될 데이터를 나타내기 위해, 상기 제1 저항값 및 상기 적어도 2개의 연속 펄스의 진폭은 특정 함수 관계를 만족한다.
제2 양태에 따라, 제2 양태의 제1 가능한 구현 방식에서, 상기 제어 장치는,
상기 저장될 데이터가 상기 멀티비트 데이터 중에서 최대 데이터 또는 최소 데이터인지 여부를 판정하도록 구성된 결정 모듈을 더 포함하고;
상기 저장될 데이터가 상기 멀티비트 데이터 중에서 상기 최대 데이터 또는 상기 최소 데이터가 아닌 경우, 상기 생성 모듈은 추가적으로, 상기 저장될 데이터에 따라 상기 소거 펄스 신호 및 상기 기록 펄스 신호를 생성하도록 구성된다.
제2 양태의 제1 가능한 구현 방식에 따라, 제2 가능한 구현 방식에서, 상기 저장될 데이터가 상기 멀티비트 데이터 중에서 상기 최대 데이터 또는 상기 최소 데이터인 경우, 상기 생성 모듈은 추가적으로, 상기 저장될 데이터에 따라 상기 소거 펄스 신호를 생성하도록 구성되고;
상기 저장 단위의 결정질 상태를 이용하여 상기 저장될 데이터를 나타내기 위해, 상기 제어 모듈은 추가적으로, 상기 저장 단위가 결정질 상태로 스위칭될 수 있도록 상기 소거 펄스 신호를 상기 저장 단위에 인가하도록 구성된다.
제3 양태에 따라, 본 발명의 일 실시예는 프로세서 및 제어 버스를 포함하는 상변화 메모리를 위한 제어 장치를 추가로 제공한다. 여기서, 상기 프로세서는 상기 제어 버스를 이용하여 상기 상변화 메모리의 저장 단위에 연결되고;
상기 프로세서는 전술한 설명 중 어느 하나에 따른 상변화 메모리를 위한 데이터 저장 방법을 실행하고, 데이터 저장을 수행하기 위해 상기 제어 버스를 이용하여 상기 저장 단위를 제어하도록 구성된다.
제4 양태에 따라, 본 발명의 일 실시예는 컴퓨터 판독 가능한 매체를 추가로 제공한다. 상기 컴퓨터 판독 가능한 매체는 컴퓨터의 프로세서가 호출하고 실행하기 위한 컴퓨터 실행 가능한 명령을 포함하고, 상기 컴퓨터 실행 가능한 명령은 전술한 설명 중 어느 하나에 따른 상변화 메모리를 위한 데이터 저장 방법에 대응하는 컴퓨터 명령을 포함한다.
본 실시예에서 제공되는 상변화 메모리를 위한 데이터 저장 방법 및 제어 장치에 따르면, 저장될 데이터를 나타내기 위해, 적어도 2개의 연속 펄스를 포함하는 기록 펄스 신호가 저장될 데이터에 따라 생성되고, 상변화 메모리의 저장 단위가 저장될 데이터에 대응하고 있는 저항값에 대응하는 비정질 상태로 스위칭될 수 있도록 기록 펄스 신호가 인가되며, 이로써 단일 저장 단위 내에서 다중값 저장이 구현된다. 기록 펄스 신호가 적어도 2개의 연속 펄스를 포함하기 때문에, 저장 단위의 온도 증가가 한번에 감소될 수 있고, 과도한 열에 의해 초래된 열 누화 문제가 완화될 수 있다.
이하, 본 발명의 실시예 또는 종래 기술에 있는 과제 해결수단에 대해 더 명확하게 설명하기 위해, 실시예 또는 종래 기술을 설명하기 위해 필요한 첨부 도면에 대해 간략히 소개한다. 명백히, 다음의 설명에서의 첨부 도면은 본 발명의 일부 실시예를 나타내고 있으며, 당업자는 창의적인 노력 없이도 이들 첨부 도면으로부터 다른 도면을 여전히 도출해낼 수 있을 것이다.
도 1은 본 발명의 실시예 1에 따른 상변화 메모리를 위한 데이터 저장 방법의 흐름도이다.
도 2는 본 발명의 실시예 2에 따른 상변화 메모리를 위한 데이터 저장 방법의 흐름도이다.
도 3a 및 도 3b는 본 발명의 실시예 3에 따른 상변화 메모리를 위한 데이터 저장 방법의 흐름도이다
도 4는 상변화 메모리의 저장 단위의 개략적인 회로 연결도이다.
도 5는 본 발명의 실시예 4에 따른 상변화 메모리의 데이터 저장 방법의 흐름도이다.
도 6은 본 발명의 실시예 5에 따른 상변화 메모리를 위한 제어 장치의 개략적인 구조도이다.
도 7은 상변화 메모리를 위한 제어 장치와 본 발명의 실시예 6에 따른 상변화 메모리 사이의 연결을 개략적으로 도시한 도면이다.
도 8은 본 발명의 실시예 7에 따른 컴퓨터 판독 가능한 매체의 개략적인 구조도이다.
본 발명의 실시예의 목적, 과제 해결수단, 및 장점을 명확하게 하기 위하여, 이하에서는 본 발명의 실시예 내의 첨부한 도면을 참조하여 본 발명의 실시예의 과제 해결수단을 명확하고 완전하게 설명한다. 명백히, 이하의 실시예는 본 발명의 실시예의 전부가 아니라 단지 일부일 뿐이다. 당업자가 창조적 노력 없이 본 발명의 실시예에 기초하여 획득하는 모든 다른 실시예는 본 발명의 보호 범위에 속한다.
일 실시예는 상변화 메모리를 위한 데이터 저장 방법을 제공한다. 저장될 멀티비트 데이터에 따라 기록 펄스 신호가 생성될 수 있다. 여기서, 기록 펄스 신호는 적어도 2개의 연속 펄스를 포함하는 신호이고, 적어도 2개의 연속 펄스는 동일한 진폭을 가지고 있으며, 적어도 2개의 연속 펄스의 진폭은 저장될 멀티비트 데이터에 따라 결정될 필요가 있고; 저장 단위가 제1 저항값에 대응하는 비정질 상태로 스위칭될 수 있도록, 기록 펄스 신호가 저장 단위에 인가될 수 있다. 제1 저항값은 기록 펄스 신호의 진폭과 관련되어 있다. 따라서, 서로 다른 진폭의 기록 펄스 신호를 이용함으로써, 서로 다른 멀티비트 데이터를 각각 기록하기 위해 저장 단위가 서로 다른 저항값에 대응하는 비정질 상태를 가지고 있을 수 있어서, 단일 저장 단위에 다중값 저장을 구현한다. 전술한 프로세스에서, 기록 펄스 신호가 적어도 2개의 연속 펄스를 포함하는 신호이기 때문에, 종래 기술과 비교할 때, 기록 펄스 신호의 진폭이 효과적으로 감소될 수 있고, 펄스가 한 번에 인가되는 저장 단위의 온도 증가가 효과적으로 감소될 수 있으며, 종래 기술에서 높은 진폭과 짧은 펄스폭을 가진 단일 펄스를 이용하여 구현된 다중값 저장에서 발생하는 열 누화(thermal crosstalk) 문제를 해결한다. 도 1은 본 발명의 실시예 1에 따른 상변화 메모리를 위한 데이터 저장 방법의 흐름도이다. 도 1에 도시된 바와 같이, 데이터 저장 방법은 구체적으로 다음의 단계를 포함한다.
단계 101: 저장될 데이터를 획득한다. 여기서, 저장될 데이터는 멀티비트 데이터이다.
멀티비트 데이터는 멀티비트 바이너리 데이터일 수 있다. 저장될 데이터는 외부에서 입력된 수신된 데이터일 수 있거나, 또는 상변화 메모리의 저장 단위 내에 사전 구성된 데이터일 수 있거나, 또는 사전 구성된 데이터 생성 규칙에 따라 생성된 데이터일 수 있다. 저장될 데이터가 n-비트 데이터이면, 저장될 데이터는 2n 개의 데이터 중 어느 하나일 수 있다.
단계 102: 저장될 데이터에 따라 소거 펄스 신호 및 기록 펄스 신호를 생성한다. 여기서, 기록 펄스 신호는 적어도 2개의 연속 펄스를 포함하는 신호이고, 적어도 2개의 연속 펄스는 동일한 진폭을 가지고 있으며, 적어도 2개의 연속 펄스의 진폭은 저장될 데이터에 따라 결정된 값이다.
본 발명의 본 실시예에서, 상변화 메모리의 저장 단위의 서로 다른 저항값을 이용하여 서로 다른 저장될 데이터를 나타낼 수 있다. 저장 단위의 저항값은 저장 단위의 상변화 물질층의 비정질 정도와 밀접하게 관련되어 있고, 비정질 정도는 상변화 물질층의 온도에 의존하며, 상변화 물질은 서로 다른 파라미터를 가진 전기 펄스를 인가함으로써 서로 다른 온도까지 가열될 수 있다. 따라서, 서로 다른 저항값에 대응하는 비정질 상태에 있는 저장 단위가 서로 다른 저장될 데이터를 저장할 수 있도록, 서로 다른 진폭을 가진 기록 펄스 신호가 서로 다른 저장될 데이터에 따라 생성될 수 있으며, 이로써 다중값 저장을 구현한다. 기록 펄스 신호가 적어도 2개의 연속 펄스를 포함하는 신호인 경우, 펄스가 한 번에 인가되는 저장 단위의 온도 증가가 감소될 수 있으며, 이로써 종래 기술에서 높은 진폭과 짧은 펄스폭을 가진 단일 펄스를 이용하여 구현되는 다중값 저장에 의해 발생하는 열 누화 문제를 개선한다.
구체적으로, 적어도 2개의 연속 펄스는 동일한 진폭을 가질 수 있고, 적어도 2개의 연속 펄스의 진폭은 저장될 데이터에 따라 결정될 수 있다. 예를 들어, 사전 결정된 진폭 범위는 2n 개의 균등한 부분으로 분할될 수 있고, 적어도 2개의 연속 펄스의 진폭은 오름차순이나 내림차순으로 정렬된 2n 개의 데이터 중 저장될 데이터의 위치에 따라 결정된다. 즉, 인접한 저장될 데이터에 대응하는 진폭은 인접한 균등한 부분에 대응하는 진폭이다. 실제 적용 상황에서는, 적어도 2개의 연속 펄스의 인접한 저장될 데이터에 대응하는 진폭이 적어도 2개의 연속 펄스의 수, 단일 펄스의 펄스폭, 및 인접한 펄스간 간격에 따라 추가적으로 미세 조정될 필요가 있다는 것을 유의해야 한다. 구체적으로, 적어도 2개의 연속 펄스의 수가 비교적 크면, 대응하는 진폭이 비교적 작다. 따라서, 적어도 2개의 연속 펄스의 수가 비교적 작으면, 대응하는 진폭이 비교적 크다. 단일 펄스의 펄스폭이 비교적 길면, 대응하는 진폭이 비교적 작다. 단일 펄스의 펄스폭이 비교적 짧으면, 대응하는 진폭이 비교적 크다. 인접한 펄스간 간격이 비교적 작으면, 대응하는 진폭은 비교적 크다. 인접한 펄스간 간격이 비교적 크면, 대응하는 진폭이 비교적 작다.
또는, 다른 예를 들면, 적어도 2개의 연속 펄스의 진폭은, 사전 결정된 데이터 기록 펄스 진폭 대응관계 테이블을 이용하여 저장될 데이터에 따라 획득되는 값일 수 있다. 저장될 데이터가 n-비트 데이터이면, 사전 결정된 데이터 기록 펄스 진폭 대응관계 표은 2n 개의 데이터에 각각 대응하는 적어도 기록 펄스 진폭을 포함하고 있다. 사전 결정된 데이터 기록 펄스 진폭 대응관계 표 내의 적어도 2n 개의 데이터에 각각 대응하는 기록 펄스 진폭의 경우, 단계 102 이전에, 비정질 상태에 대한 대응하는 저항값에 의하여 데이터를 저장하기 위해 필요한 펄스 진폭을 획득하기 위해, 저장될 데이터의 비트의 수에 따라 저장될 데이터 중 모든 데이터가 테스트된다. 데이터 기록 펄스 진폭 대응관계 표를 획득하기 위해, 저장될 데이터 및 대응하는 펄스 진폭이 저장된다.
단계 103: 저장 단위가 결정질 상태로 스위칭될 수 있도록, 소거 펄스 신호를 상변화 메모리의 저장 단위에 인가한다.
저장될 데이터를 나타내는 비정질 상태에 대응하는 저항값의 안정성 및 정확도를 보장하기 위해, 초기 상태에서는 저장 단위가 대개 비정질 상태에 있기 때문에, 저장 단위가 안정된 결정질 상태에 있을 수 있도록 소거 펄스 신호가 저장 단위에 인가될 필요가 있다. 일반적으로, 결정질 상태에 있는 저장 단위의 저항값은 비정질 상태에 있는 저장 단위의 저항값보다 작다.
구체적으로, 소거 펄스 신호는 낮은 진폭과 긴 펄스폭을 가진 적어도 하나의 펄스 신호를 포함할 수 있다. 소거 펄스 신호가 하나의 펄스를 포함하는 신호이면, 펄스의 진폭은 사전 결정된 진폭보다 작을 수 있다. 사전 결정된 진폭은 저장 단위의 상변화 물질층이 용융 온도까지 가열되는 경우 대응하는 펄스 진폭일 수 있다. 소거 펄스의 펄스폭은, 사전 결정된 진폭보다 작은 진폭을 가진 펄스에 따라 저장 단위의 상변화 물질층을 결정화 온도까지 가열하기 위해 필요한 시구간 보다 길다. 소거 펄스 신호에 포함된 펄스의 진폭은 0.5 V 내지 1.5 V의 범위에 있을 수 있고, 소거 펄스 신호에 포함된 펄스의 펄스폭은 100 ns 내지 300 ns 범위에 있을 수 있다. 저장 단위의 상변화 물질층이 용융 온도까지 가열될 때 필요한 열이 일정하기 때문에, 소거 펄스 신호가 적어도 2개의 연속 펄스를 포함하면, 소거 펄스 신호의 펄스 진폭은 소거 펄스 신호가 하나의 펄스를 포함하는 상황에 대응하는 펄스 진폭보다 작다. 소거 펄스 신호의 펄스 진폭과 소거 펄스 신호 내의 펄스의 특정 수량은 저장 단위의 상변화 물질층의 재료 또는 저장 단위의 내부 구조에 따라 결정될 수 있다. 예를 들어, 소거 펄스 신호가 하나의 펄스를 포함하는 신호이면, 소거 펄스 신호는 1.1 V의 진폭 및 300 ns의 펄스폭을 가진 전기 펄스를 포함하는 신호일 수 있다.
단계 104: 저장 단위가 제1 저항값에 대응하는 비정질 상태로 스위칭될 수 있도록, 기록 펄스 신호를 저장 단위에 인가한다. 여기서, 저장 단위의 제1 저항값에 대응하는 비정질 상태를 이용하여 저장될 데이터를 나타내기 위해, 제1 저항값과 적어도 2개의 연속 펄스의 진폭은 특정 함수 관계를 만족한다.
상변화 물질층이 제1 저항값에 대응하는 비정질 상태로 스위칭될 수 있도록, 기록 펄스 신호가 저장 단위에 인가된다. 구체적으로, 상변화 물질층이 제1 저항값에 대응하는 비정질 상태로 스위칭될 수 있도록, 저장 단위의 상변화 물질층이 기록 펄스 신호에 의해 발생된 줄 열(Joule heat)을 이용하여 가열되고, 상변화 물질층은 용융 온도 이상으로 가열되고 결정화 온도 이하로 신속히 냉각된다. 제1 저항값과 적어도 2개의 연속 펄스의 진폭은 특정 함수 관계를 만족한다. 이때, 제1 저항값은 결정질 상태에 있는 저장 단위의 저항값보다 크다.
구체적으로, 비정질 상태에 있는 저장 단위의 저항값 R은 상변화 물질층의 비결정화 레이트 C a 와 밀접하게 관련되어 있고, 다음 수식 (1):
Figure pct00001
을 만족한다. 이 공식 (1)에서, R은 비정질 상태에 있는 저장 단위의 저항값을 나타내고, C a 는 상변화 물질의 비결정화 레이트층을 나타내며,
Figure pct00002
및
Figure pct00003
는 각각 완전 결정질 상태 및 완전 비정질 상태에 있는 저장 단위의 저항값이다. 특정 물질을 가진 상변화 물질층의 경우,
Figure pct00004
및
Figure pct00005
는 고정되고 실험에 따라 사전 획득될 수 있다.
비결정화 레이트
Figure pct00006
는 실제로 상변화 물질층의 총 부피 VGST에 대한 비결정화 영역 내의 상변화 물질층의 부피 V a 의 비율이고, 다음 수식 (2)를 이용하여 나타낼 수 있다:
Figure pct00007
비결정화 영역 내의 상변화 물질층의 부피 V a 는, 상변화 물질층의 결정화와 비결정화 간의 임계 온도 T a 및 상변화 물질층의 용융 온도 Tm에 따라 다음 수식 (3)을 이용하여 결정될 수 있다:
Figure pct00008
.
상변화 메모리의 경우, 상변화 메모리의 저장 단위의 상변화 물질층의 재료가 알려지고 결정되면, 상변화 물질층의 용융 온도 Tm가 알려진다.
상변화 물질층의 결정화와 비결정화 사이의 임계 온도 Ta는 상변화 물질층에 가해지는 열, 즉 인가된 기록 펄스에 의해 발생되는 줄 열에 따라 다음 수식 (4)를 이용하여 얻을 수 있다:
Figure pct00009
(4).
전술한 공식에서,
Figure pct00010
는 소모 전력, 즉 소비된 전력이고,
Figure pct00011
는 인가된 기록 펄스 신호에 의해 발생된 줄 열이며 기록 펄스 신호의 진폭과 같은 파라미터에 따라 얻어질 수 있다. 따라서, 비정질 상태에 있는 저장 단위의 저항값, 즉 제1 저항값, 및 인가된 기록 펄스 신호의 펄스 진폭, 즉 적어도 2개의 연속 펄스의 진폭은 전술한 함수 관계를 만족한다.
구체적으로, 저장될 데이터에 따라 기록 펄스 신호의 펄스 진폭이 결정되기 때문에, 서로 다른 저장될 데이터는 서로 다른 펄스 진폭을 가진 기록 펄스 신호에 대응한다. 서로 다른 진폭을 가진 기록 펄스 신호가 저장 단위에 인가되는 겨우, 서로 다른 열이 발생된다. 따라서, 저장 단위의 상변화 물질층은 확실히 서로 다른 온도까지 가열되고, 서로 다른 온도는 또한 비정질 상태에 대응하는 서로 다른 저항값의 원인이 된다. 서로 다른 저항값에 대응하는 비정질 상태에 있는 저장 단위는 서로 다른 저장될 데이터를 각각 나타내기 위해 사용될 수 있다. 서로 다른 진폭을 가진 기록 펄스 신호가 저장 단위에 인가되는 경우, 비정질 상태에 있는 저장 단위에 대응하는 획득되는 저항값은 서로 다르다. 인접한 진폭에 대응하는 저항값들 간의 차이가 비교적 크고 사전 결정된 임계값보다 크다.
적어도 2개의 연속 펄스의 진폭은 소거 펄스 신호의 진폭보다 크고, 적어도 2개의 연속 펄스의 펄스폭은 소거 펄스 신호의 펄스폭보다 작다. 본 실시예의 해결수단에서, 적어도 2개의 연속 펄스의 진폭은 사전 결정된 진폭보다 클 수 있고, 사전 결정된 진폭은 저장 단위의 상변화 물질층이 용융 온도까지 가열되는 경우 대응하는 펄스 진폭일 수 있다.
저장 단위의 상변화 물질층이 용융 온도까지 가열될 경우 필요한 열이 일정하므로, 적어도 2개의 연속 펄스를 포함하는 기록 펄스 신호의 진폭은 단일 펄스를 포함하는 기록 펄스 신호 진폭보다 확실히 작다. 따라서, 펄스가 한 번에 인가되는 저장 단위의 온도 증가를 감소시키기 위해, 기록 펄스 신호가 저장 단위에 인가되며, 이로써 과도한 열에 의해 초래되는 열 누화 문제가 완화되거나 또는 회피될 수 있다.
본 실시예의 해결수단에서, 임의의 저장될 데이터의 경우, 대응하는 저장될 데이터를 저항값에 대응하는 비정질 상태를 이용하고 소거 펄스 신호와 기록 펄스 신호의 조합을 적용함으로써 나타낼 수 있다. 즉, 본 실시예의 해결수단에서, 결정질 상태에 있는 저장 단위가 어떠한 데이터도 저장하지 않을 수 있다.
본 실시예의 해결수단에서, 대응하는 데이터가 저장 단위의 저항값 또는 전류값에 따라 저장되고 기록될 수 있다. 이 해결수단에서, 더 큰 저항값 또는 더 작은 전류값을 가진 저장 단위는 작은 데이터 또는 큰 데이터를 저장하고 기록할 수 있다. 구체적으로, 저장 단위의 저항값 또는 전류 값과 저장 및 기록된 데이터 간의 대응관계가 사전 구성될 수 있다.
기록 펄스 신호가 저장 단위에 인가되는 경우, 기록 펄스 신호의 더 작은 진폭이 비정질 상태에 있는 저장 단위에 의한 더 큰 저항값을 나타낸다는 것을 유의해야 한다.
본 실시예의 해결수단에서는, 저장될 데이터를 나타내기 위해, 저장 단위가 저장될 데이터에 대응하는 저항값에 대응하는 비정질 상태로 스위칭될 수 있도록, 저장될 멀티비트 데이터에 따라 결정되는 진폭을 가진 기록 펄스 신호가 저장 단위에 인가되어, 단일 저장 단위 내에서 다중값 저장이 구현된다. 기록 펄스 신호가 적어도 2개의 연속 펄스를 포함하기 때문에, 펄스가 한 번에 인가되는 저장 단위의 온도 증가가 감소되고, 과도한 열에 의해 초래되는 열 누화 문제가 완화되거나 또는 회피된다.
또한, 포함되는 적어도 2개의 연속 펄스는 기록 펄스 신호를 인가하기 위해 필요한 전력을 감소시키기 위해 사용되고, 펄스 생성 회로에 의해 기록 펄스 신호의 진폭을 제어함에 있어서 어려움이 감소된다. 조절 파라미터가 거의 없으므로, 비정질 상태에 있는 저장 단위의 저항값에 대한 미세한 제어가 추가적으로 구현될 수 있고, 서로 다른 비정질 상태에 있는 저장 단위의 저항값이 더 잘 제어되며, 더 많은 저항 상태가 얻어지고, 저장 단위에 의해 다중값 데이터를 저장하는 안정성이 향상된다. 서로 다른 저장될 데이터의 기록 펄스 신호가 진폭만 서로 다르기 때문에, 펄스 생성 회로의 구조는 단순하다.
일 실시예는 상변화 메모리를 위한 데이터 저장 방법을 추가로 제공한다. 상변화 메모리의 서로 다른 저항값에 대응하는 비정질 상태가 모든 데이터를 저장하기 위해 사용되는 전술한 실시예와 달리, 본 실시예의 해결수단에서는, 데이터 중 일부가 상변화 메모리의 결정질 상태를 이용하여 저장될 수 있고, 나머지 데이터는 상변화 메모리의 서로 다른 저항값에 대응하는 비정질 상태를 이용하여 저장될 수 있다. 결정질 상태를 이용하여 저장된 데이터 중 일부는 멀티비트 데이터 중에서 최대 데이터 또는 최소 데이터일 수 있다. 데이터 중 일부가 멀티비트 데이터 중에서 최대 데이터이면, 서로 다른 저항값에 대응하는 비정질 상태를 이용하여 저장되는 나머지 데이터는 멀티비트 데이터 중에서 최대 데이터를 제외한 다른 데이터이다. 데이터 중 일부가 멀티비트 데이터 중에서 최소 데이터이면, 서로 다른 저항값에 대응하는 비정질 상태를 이용하여 저장되는 나머지 데이터는 멀티비트 데이터 중에서 최소 데이터를 제외한 다른 데이터이다. 도 2는 본 발명의 실시예 2에 따른 상변화 메모리의 데이터 저장 방법의 흐름도이다. 도 2에 도시된 바와 같이, 전술한 해결수단의 단계 102에서 저장될 데이터에 따라 소거 펄스 신호 및 기록 펄스 신호를 생성하는 단계 이전에, 이 해결수단은 이하를 더 포함한다:
단계 201: 저장될 데이터가 멀티비트 데이터 중에서 최대 데이터 또는 최소 데이터인지 여부를 판정한다.
저장될 데이터가 2-비트 데이터이면, 2-비트 데이터 중에서, 00이 최대 데이터이고, 11이 최대 데이터이다. 단계 201은 실제로 저장될 데이터가 00인지 또는 11인지 여부를 판정하는 단계이다.
바람직하게는, 단계 102에서 저장될 데이터에 따라 소거 펄스 신호 및 기록 펄스 신호를 생성하는 단계는 구체적으로, 이하를 포함한다:
단계 202: 저장될 데이터가 멀티비트 데이터 중에서 최대 데이터 또는 최소 데이터가 아닌 경우, 저장될 데이터에 따라 소거 펄스 신호 및 기록 펄스 신호를 생성한다.
유의해야 할 것은, 전술한 단계 103 및 단계 104가 단계 202 이후에 추가로 실행될 필요가 있고, 제1 저항값에 대응하는 상기 비정질 상태는 상기 저장될 데이터를 나타내기 위해 사용된다는 것이다.
하지만, 본 실시예의 해결수단에서, 멀티비트 데이터 중에서 최대 데이터 또는 최소 데이터를 제외한 데이터의 경우, 소거 펄스 신호와 기록 펄스 신호의 조합을 인가하는 방식이 사용되고, 저항값에 대응하는 비정질 상태는 대응하는 저장될 데이터를 나타내기 위해 사용된다.
또한, 전술한 해결수단에 기초하여, 이 방법은 이하를 더 포함한다:
단계 203: 저장 단위의 결정질 상태를 이용하여 저장될 데이터를 나타내기 위해, 저장될 데이터가 멀티비트 데이터 중에서 최대 데이터 또는 최소 데이터인 경우 저장될 데이터에 따라 소거 펄스 신호를 생성하고, 저장 단위가 결정질 상태로 스위칭될 수 있도록 소거 펄스 신호를 저장 단위에 인가한다.
멀티비트 데이터 중에서 최대 데이터 또는 최소 데이터의 경우, 기록 펄스 신호만을 인가하는 해결수단이 사용될 수 있고, 결정질 상태는 최대 데이터 또는 최소 데이터를 나타내기 위해 사용된다. 즉, 본 실시예의 해결수단에서, 결정질 상태는 멀티비트 데이터 중에서 최대 데이터 또는 최소 데이터를 저장할 수 있다.
유의해야 할 것은, 결정질 상태를 이용하여 최대 데이터를 나타내면, 최소 데이터의 경우 최소 데이터에 따라 대응하는 기록 펄스 신호를 생성하고 나서 기록 펄스 신호를 인가하는 해결수단이 여전히 필요하고, 대응하는 저항값에 대한 비정질 상태가 최소 데이터를 나타내기 위해 사용된다는 것이다. 따라서, 결정질 상태를 이용하여 최소 데이터를 나타내면, 최대 데이터의 경우 최대 데이터에 따라 대응하는 기록 펄스 신호를 생성하고 나서 기록 펄스 신호를 인가하는 해결수단이 여전히 필요하고, 대응하는 저항값의 비정질 상태가 최대 데이터를 나타내기 위해 사용된다.
구체적으로, 저장 단위의 결정질 상태가 최대 데이터 또는 최소 데이터를 나타내는지 여부가 사전 결정된 데이터 저장 규칙에 따라 판정될 수 있다. 데이터 저장 규칙이 저장 단위의 저항값의 오름차순에 따라 멀티비트 데이터를 순차적으로 오름차순으로 저장하고 있으면, 결정질 상태를 이용하여 최소 데이터를 나타낸다. 저장 단위의 전기적 연결 중에 데이터 저장 규칙이 내부의 전류 값의 오름차순에 따라 멀티비트 데이터를 순차적으로 오름차순으로 저장하고 있으면.
바람직하게는, 이 실시예의 전술한 해결수단 중 어느 하나에서, 적어도 2개의 연속 펄스가 동일한 폭을 가지고 있다.
또한, 적어도 2개의 연속 펄스의 펄스폭 범위는 30 ns 내지 50 ns일 수 있다.
구체적으로, 저장 단위의 상변화 물질층의 구조 및/또는 저장 단위의 구조에 따라, 대응하는 펄스폭이 펄스폭 범위 중에서 선택될 수 있다.
전술한 해결수단에 기초하여, 적어도 2개의 연속 펄스간 간격의 범위는 5 ns 내지 15 ns이다.
적어도 2개의 연속 펄스 간에는 간격이 존재하기 때문에, 적어도 2개의 연속 펄스를 포함하는 기록 펄스 신호가 저장 단위에 인가되고, 저장 단위는 이전 펄스가 인가된 때 발생된 열을 충분히 이용할 수 있다. 따라서, 적어도 2개의 연속 펄스의 진폭의 합은 인가된 단일 펄스를 포함하는 기록 펄스 신호의 펄스 진폭보다 작다. 즉, 기록 펄스 신호가 저장 단위에 인가되는 경우, 기록 펄스 신호를 인가하기 위해 필요한 총 전력이 추가적으로 감소되어, 전력 소비가 감소된다.
또한, 소거 펄스 신호 및 기록 펄스 신호는 전압 신호이거나, 또는 소거 펄스 신호 및 기록 펄스 신호는 전류 신호이다.
기록 펄스 신호가 적어도 2개의 연속 펄스를 포함하는 전압 신호이면, 적어도 2개의 연속 펄스의 진폭 범위는 0.5 V 내지 1.5 V인 것이 바람직하다.
구체적으로, 서로 다른 저장된 멀티비트 데이터의 안정성을 보장하기 위해, 서로 다른 저항값을 판독하고 구별하기 위해, 서로 다른 저장될 멀티비트 데이터를 저장하기 위한 비정질 상태에 있는 저장 단위의 저항값들이 명백한 차이를 가지고 있을 필요가 있다. 예를 들어, 저장될 데이터가 4개의 2-비트 데이터 00, 01, 10, 및 11 중 어느 하나라고 가정하면, 4개의 개의 데이터에 따라 결정되는 기록 펄스 신호의 펄스 진폭은 바람직하게는 0.5 V, 0.9 V, 1.2 V, 및 1.5 V이다. 이 실시예의 해결수단에서, 서로 다른 비정질 상태에 대응하는 2개의 인접한 저항값의 경우, 더 큰 저항값이 더 작은 저항값보다 적어도 10배 더 크다.
4개의 서로 다른 펄스 진폭을 가진 기록 펄스 신호가 저장 단위에 인가되면, 4개의 서로 다른 비정질 상태가 각각 얻어진다. 4개의 비정질 상태는 각각 서로 다른 저항값을 가진다. 더 큰 진폭을 가진 기록 펄스 신호는 더 큰 저항값과 더 작은 전류 값을 가진 비정질 상태에 대응한다. 즉, 1.5 V의 펄스 진폭을 가진 기록 펄스 신호가 저장 단위에 인가되는 경우, 비정질 상태에 있는 저장 단위의 최대 저항값이 획득된다. 저장 단위가 전류 값의 오름차순에 따라, 즉 저항값의 내림차순에 따라 데이터를 오름차순으로 저장한다고 추정된다. 저장될 데이터가 00이면, 저장될 데이터에 따라, 펄스 기록 신호의 펄스 진폭이 1.5 V이고, 기록 펄스 신호가 저장 단위에 인가되는 경우 저장 단위가 1 MΩ의 저항값을 가진 비정질 상태로 스위칭되도록 허용된다고 결정될 수 있다. 저장될 데이터가 01이면, 저장될 데이터에 따라, 펄스 기록 펄스 신호의 진폭이 1.2 V이고, 기록 펄스 신호가 저장 단위에 인가되는 경우 저장 단위가 100kΩ의 저항값을 가진 비정질 상태로 스위칭되도록 허용된다고 결정될 수 있다. 저장될 데이터가 10이면, 저장될 데이터에 따라, 펄스 기록 펄스 신호의 진폭이 0.9 V이고, 기록 펄스 신호가 저장 단위에 인가되는 경우 저장 단위가 10kΩ의 저항값을 가진 비정질 상태로 스위칭되도록 허용된다고 결정될 수 있다. 저장될 데이터가 11이면, 저장될 데이터에 따라, 펄스 기록 펄스 신호의 진폭이 0.5 V이고, 기록 펄스 신호가 저장 단위에 인가되는 경우 저장 단위가 10Ω의 저항값을 가진 비정질 상태로 스위칭되도록 허용된다고 결정될 수 있다.
일 실시예는 상변화 메모리를 위한 데이터 저장 방법을 추가로 제공한다. 본 실시예에서, 전술한 실시예의 전술한 해결수단이 특정 예를 이용하여 도시된다. 도 3a 및 도 3b는 본 발명의 실시예 3에 따른 상변화 메모리를 위한 데이터 저장 방법의 흐름도이다. 도 3a 및 도 3b에 도시된 바와 같이, 데이터 저장 방법은 구체적으로 다음의 단계를 포함한다.
단계 301: 제1 저장될 데이터를 획득한다. 여기서, 제1 저장될 데이터는 멀티비트 데이터이다.
저장될 데이터는 사전 구성된 데이터 생성 규칙에 따라 획득될 수 있다. 본 실시예에서, 저장 단위가 2-비트 데이터를 저장할 수 있다. 데이터 생성 규칙은 오름차순의 규칙 생성 데이터일 수 있고, 제1 저장될 데이터는 00일 수 있다.
단계 302: 제1 저장될 데이터에 따라 소거 펄스 신호 및 제1 기록 펄스 신호를 생성한다. 여기서, 제1 기록 펄스 신호는 2개의 연속 펄스를 포함하는 신호이고, 2개의 연속 펄스는 동일한 진폭을 가지고 있으며, 2개의 연속 펄스의 진폭은 제1 저장될 데이터에 따라 결정되는 제1 진폭이다.
제1 기록 펄스 신호 및 소거 펄스 신호가 전압 신호이면, 제1 진폭은 1.5 V일 수 있다. 제1 기록 펄스 신호는 2개의 연속 펄스를 포함하는 신호이고, 각각의 펄스는 1.5 V의 진폭 및 30 ns의 펄스폭을 가지고 있다. 2개의 연속 펄스에는 시간 간격, 예를 들어 10 ns가 존재한다. 소거 펄스 신호는 1.1 V의 진폭 및 300 ns의 펄스폭을 가진 전기 펄스일 수 있다.
단계 303: 저장 단위의 상변화 물질층이 결정질 상태로 스위칭될 수 있도록 소거 펄스 신호를 저장 단위의 상부 전극에 인가하고, 저장 단위의 상변화 물질층이 제1 비정질 상태로 스위칭될 수 있도록 제1 기록 펄스 신호를 저장 단위의 상부 전극에 인가하며, 제1 비정질 상태를 이용하여 제1 저장될 데이터를 저장한다.
도 4는 상변화 메모리의 저장 단위의 개략적인 회로 연결도이다. 도 4에 도시된 바와 같이, 저장 단위는 T자형 구조를 가지며, 상부 전극(41), 하부 전극(44), 상변화 물질층(42), 및 가열층(43)을 포함한다. 상부 전극(41) 및 하부 전극(44)은 모두 도전 재료, 예를 들어, 금속 알루미늄 전극으로 이루어져 있다. 상변화 물질층(42)은 GST 재료를 이용한다. 인가되는 소거 펄스 또는 인가되는 기록 펄스를 수신하기 위해, 상부 전극(41)은 비트 라인(Bit Line, BL)을 이용하여 펄스 생성 회로(45)의 출력단에 연결될 수 있다. 하부 전극(42)은 선택 트랜지스터(46)의 게이트 전극에 연결될 수 있다. 선택 트랜지스터(46)의 드레인 전극은 접지된다. 선택 트랜지스터(46)의 연결 상태는 WL의 전압을 이용하여 제어된다.
저장 단위의 상부 전극(41)이 펄스 생성 회로의 출력단에 연결되어 소거 펄스 신호를 수신한 후에, 소거 펄스 신호는 상변화 물질층(42)를 가열하기 위해 사용되어, 줄 열을 발생시킬 수 있다. 가열된 상변화 물질층(42)의 온도는 결정화 온도 이상이고 상변화 물질층의 용융 온도 이하이다. 본 실시예에서, 예를 들어 결정화 온도가 400 k일 수 있고, 용융 온도가 600 k일 수 있다.
제1 비정질 상태의 저항값은 예를 들어, 1 MΩ일 수 있다.
단계 304: 제2 저장될 데이터를 획득한다.
제2 저장될 데이터는 01일 수 있다.
단계 305: 제2 저장될 데이터에 따라 소거 펄스 신호 및 제2 기록 펄스 신호를 생성한다. 여기서, 제2 기록 펄스 신호는 2개의 연속 펄스를 포함하는 신호이고, 2개의 연속 펄스는 동일한 진폭을 가지고 있으며, 2개의 연속 펄스의 진폭은 제2 저장될 데이터에 따라 결정되는 제2 진폭이다.
제2 진폭은 1.2 V일 수 있다. 제2 기록 펄스 신호의 펄스폭 및 펄스 간격은 제1 기록 펄스 신호의 펄스폭 및 펄스 간격과 동일할 수 있다. 소거 펄스 신호는 전술한 소거 펄스 신호와 동일할 수 있다.
단계 306: 저장 단위의 상변화 물질층이 결정질 상태로 스위칭될 수 있도록 소거 펄스 신호를 저장 단위의 상부 전극에 인가하고, 저장 단위의 상변화 물질층이 제2 비정질 상태로 스위칭될 수 있도록 제2 기록 펄스 신호를 저장 단위의 상부 전극에 인가하며, 제2 비정질 상태를 이용하여 제2 저장될 데이터를 저장한다.
저장 단위의 상변화 물질층이 제2 비정질 상태, 예컨대 100 kΩ의 저항값에 대응하는 비정질 상태로 스위칭될 수 있도록, 제2 기록 펄스 신호가 저장 단위의 상부 전극에 인가된다.
단계 307: 제3 저장될 데이터를 획득한다.
제3 저장될 데이터는 10일 수 있다.
단계 308: 제3 저장될 데이터에 따라 소거 펄스 신호 및 제3 기록 펄스 신호를 생성한다. 여기서, 제3 기록 펄스 신호는 2개의 연속 펄스를 포함하는 신호이고, 2개의 연속 펄스는 동일한 진폭을 가지고 있으며, 2개의 연속 펄스의 진폭은 제3 저장될 데이터에 따라 결정되는 제3 진폭이다.
제3 진폭은 0.9 V일 수 있다. 제3 기록 펄스 신호의 펄스폭 및 펄스 간격은 제1 기록 펄스 신호의 펄스폭 및 펄스 간격과 동일할 수 있다. 소거 펄스 신호는 전술한 소거 펄스 신호와 동일할 수 있고, 1.1 V의 진폭 및 300 ns의 펄스폭을 가진 전기 펄스일 수 있다.
단계 309: 저장 단위의 상변화 물질층이 결정질 상태로 스위칭될 수 있도록, 소거 펄스 신호를 저장 단위의 상부 전극에 인가하고, 저장 단위의 상변화 물질층이 제3 비정질 상태로 스위칭될 수 있도록 제3 기록 펄스 신호를 저장 단위의 상부 전극에 인가하며, 제3 비정질 상태를 이용하여 제3 저장될 데이터를 저장한다.
저장 단위의 상변화 물질층이 제3 비정질 상태, 예컨대 10 kΩ의 저항값에 대응하는 비정질 상태로 스위칭될 수 있도록, 0.9 V의 진폭을 가진 제3 기록 펄스 신호가 저장 단위의 상부 전극에 인가된다.
단계 310: 제4 저장될 데이터를 획득한다.
제4 저장될 데이터는 11일 수 있다.
단계 311: 제4 저장될 데이터에 따라 소거 펄스 신호 및 제4 기록 펄스 신호를 생성한다. 여기서, 제4 기록 펄스 신호는 2개의 연속 펄스를 포함하는 신호이고, 2개의 연속 펄스는 동일한 진폭을 가지고 있으며, 2개의 연속 펄스의 진폭은 제4 저장될 데이터에 따라 결정되는 제4 진폭이다.
제4 진폭은 0.5 V 일 수 있다. 제4 기록 펄스 신호의 펄스폭 및 펄스 간격은 제1 기록 펄스 신호의 펄스폭 및 펄스 간격과 동일할 수 있다. 소거 펄스 신호는 전술한 소거 펄스 신호와 동일할 수 있다.
단계 312: 저장 단위의 상변화 물질층이 결정질 상태로 스위칭될 수 있도록 소거 펄스 신호를 저장 단위의 상부 전극에 인가하고, 저장 단위의 상변화 물질층이 제4 비정질 상태로 스위칭될 수 있도록 제4 기록 펄스 신호를 저장 단위의 상부 전극에 인가하며, 제4 비정질 상태를 이용하여 제4 저장될 데이터를 저장한다.
저장 단위의 상변화 물질층이 제4 비정질 상태, 예컨대 10 Ω의 저항값에 대응하는 비정질 상태로 스위칭될 수 있도록, 0.5 V의 진폭을 가진 기록 펄스 신호가 저장 단위의 상부 전극에 인가된다.
본 실시예에서, 저장 단위는 4개의 서로 다른 저항값에 대응하는 비정질 상태, 및 결정질 상태를 가지고 있을 수 있다. 서로 다른 저항값에 따라, 저장 단위의 비정질 상태는 제1 비정질 상태, 제2 비정질 상태, 제3 비정질 상태, 및 제4 비정질 상태와 같은 오름차순 상태에 있다. 4개의 2-비트 데이터를 저장하기 위해, 저장 단위의 제1 비정질 상태, 제2 비정질 상태, 제3 비정질 상태, 및 제4 비정질 상태는 00, 01, 10, 및 11을 각각 저장할 수 있다.
2개의 동일한 펄스를 포함하는 기록 펄스 신호는 단지 본 실시예의 바람직한 해결수단이며, 본 발명은 이에 한정되지 않는다. 또는, 이 해결수단은 2개 이상의 동일한 펄스를 이용하여 구현될 수도 있다.
본 실시예에 따르면, 구체적으로, 저장 단위가 저장될 데이터에 대응하는 저항값에 대응하는 비정질 상태로 스위칭될 수 있도록 저장될 데이터에 따라 결정되는 진폭을 가진 기록 펄스 신호가 저장 단위에 인가되고, 대응하는 저장될 멀티비트 데이터가 저장되며, 이로써 단일 저장 단위 내의 멀티비트 데이터 저장이 구현된다. 저장 단위의 저장 밀도를 향상시키기 위해, 2개의 연속 펄스를 포함하는 기록 펄스 신호가 단일 저장 단위 내의 멀티비트 데이터 저장을 구현하기 위해 사용된다.
일 실시예는 상변화 메모리를 위한 데이터 저장 방법을 추가로 제공한다. 본 실시예에서는, 전술한 실시예의 전술한 해결수단이 특정 예를 이용하여 도시되어 있다. 도 5는 본 발명의 실시예 4에 따른 상변화 메모리를 위한 데이터 저장 방법의 흐름도이다. 도 5에 도시된 바와 같이, 데이터 저장 방법은 구체적으로 다음의 단계를 포함한다.
단계 501: 저장될 데이터를 획득한다. 여기서, 저장될 데이터는 멀티비트 데이터이다.
단계 502: 저장될 데이터가 멀티비트 데이터 중에서 최소 데이터인지 여부를 판정한다.
제1 저장될 데이터는 사전 구성된 데이터 생성 규칙에 따라 획득될 수 있거나, 또는 획득된 저장될 데이터는 외부 입력 장치를 이용하여 입력되는 데이터일 수 있다. 저장될 데이터가 멀티비트 데이터 중에서 최소 데이터인지 여부를 판정하는 단계는 실제로, 저장될 데이터의 각각의 비트가 0인지 여부를 판정하는 단계이다. 저장될 데이터의 각각의 비트가 0이면, 저장될 데이터는 멀티비트 데이터 중에서 최소 데이터이다.
단계 503: 저장될 데이터가 멀티비트 데이터 중에서 최소 데이터이면 저장될 데이터에 따라 소거 펄스 신호를 생성하고, 저장 단위의 상변화 물질층이 결정질 상태로 스위칭될 수 있도록 소거 펄스 신호를 저장 단위의 상부 전극에 인가하며, 결정질 상태를 이용하여 저장될 데이터를 저장한다.
단계 504: 저장될 데이터가 멀티비트 데이터 중에서 최소 데이터가 아니면, 저장될 데이터에 따라 소거 펄스 신호 및 기록 펄스 신호를 생성한다. 여기서, 기록 펄스 신호는 2개의 연속 펄스를 포함하는 신호이고, 2개의 연속 펄스는 동일한 진폭을 가지고 있으며, 2개의 연속 펄스의 진폭은 저장될 데이터에 따라 결정되는 진폭이다.
단계 505: 저장 단위의 상변화 물질층이 결정질 상태로 스위칭될 수 있도록 소거 펄스 신호를 저장 단위의 상부 전극에 인가하고, 저장 단위의 상변화 물질층이 비정질 상태로 스위칭될 수 있도록 기록 펄스 신호를 저장 단위의 상부 전극에 인가하며, 비정질 상태를 이용하여 저장될 데이터를 저장한다.
본 실시예에서는, 결정질 상태가 멀티비트 데이터 중에서 최소 데이터를 저장하기 위해 사용될 수 있다. 따라서, 대안으로서, 결정질 상태는 멀티비트 데이터 중에서 최대 데이터를 저장하기 위해 사용될 수 있다. 대응하는 방법 단계는 전술한 실시예의 방법 단계와 유사하고, 본 명세서에서는 세부사항에 대해 반복 설명하지 않는다.
본 실시예에서는, 전술한 실시예의 전술한 해결수단이 결정질 상태가 멀티비트 데이터 중에서 최소 데이터를 저장하는 예를 사용하여 구체적으로 설명되고, 본 실시예의 유리한 효과는 전술한 실시예의 유리한 효과와 유사하며, 본 명세서에서는 세부사항에 대해 반복 설명하지 않는다.
2개의 동일한 펄스를 포함하는 기록 펄스 신호는 단지 본 실시예의 바람직한 해결수단이며, 본 발명은 이에 한정되지 않는다. 또는, 이 해결수단은 2개 이상의 동일한 펄스를 이용하여 구현될 수도 있다.
일 실시예는 상변화 메모리를 위한 제어 장치를 추가로 제공한다. 도 6은 본 발명의 실시예 5에 따른 상변화 메모리를 위한 제어 장치의 개략적인 구조도이다. 도 6에 도시된 바와 같이, 상변화 메모리를 위한 제어 장치(600)는 이하를 포함한다:
저장될 데이터를 획득하도록 구성된 획득 모듈(601) - 저장될 데이터는 멀티비트 데이터임 -;
저장될 데이터에 따라 소거 펄스 신호 및 기록 펄스 신호를 생성하도록 구성된 생성 모듈(602) - 기록 펄스 신호는 적어도 2개의 연속 펄스를 포함하는 신호이고, 적어도 2개의 연속 펄스는 동일한 진폭을 가지고 있으며, 적어도 2개의 연속 펄스의 진폭은 저장될 데이터에 따라 결정되는 값임 -; 및
저장 단위가 결정질 상태로 스위칭될 수 있도록 소거 펄스 신호를 상변화 메모리의 저장 단위에 인가하고, 저장 단위가 제1 저항값에 대응하는 비정질 상태로 스위칭될 수 있도록 기록 펄스 신호를 저장 단위에 인가하도록 구성된 제어 모듈(603) - 저장 단위의 제1 저항값에 대응하는 비정질 상태를 이용하여 저장될 데이터를 나타내기 위하여, 제1 저항값 및 적어도 2개의 연속 펄스의 진폭은 특정 함수 관계를 만족함 -.
또한, 상변화 메모리를 위한 전술한 제어 장치(600)는, 이하를 더 포함한다:
저장될 데이터가 멀티비트 데이터 중에서 최대 데이터 또는 최소 데이터인지 여부를 판정하도록 구성된 결정 모듈.
생성 모듈(602)은 추가적으로, 저장될 데이터가 멀티비트 데이터 중에서 최대 데이터 또는 최소 데이터가 아닌 경우, 저장될 데이터에 따라 소거 펄스 신호 및 기록 펄스 신호를 생성하도록 구성된다.
바람직하게는, 전술한 생성 모듈(602)은 추가적으로, 저장될 데이터가 멀티비트 데이터 중에서 최대 데이터 또는 최소 데이터인 경우, 저장될 데이터에 따라 소거 펄스 신호를 생성하도록 구성된다.
제어 모듈(603)은 추가적으로, 저장 단위가 결정질 상태로 스위칭될 수 있도록 소거 펄스 신호를 저장 단위에 인가하도록 구성되고, 저장 단위의 결정질 상태는 저장될 데이터를 나타내기 위해 사용된다.
본 실시예의 해결수단에서 제공되는 상변화 메모리를 위한 제어 장치는 전술한 실시예 중 어느 하나에 따른 상변화 메모리를 위한 데이터 저장 방법을 구현할 수 있다. 본 실시예의 유리한 효과는 전술한 실시예의 유리한 효과와 유사하고, 본 명세서에서는 세부사항에 대해 반복 설명하지 않는다.
일 실시예는 상변화 메모리를 위한 제어 장치를 추가로 제공한다. 도 7은 상변화 메모리를 위한 제어 장치와 본 발명의 실시예 6에 따른 상변화 메모리 사이의 연결의 개략도이다. 도 7에 도시된 바와 같이, 상변화 메모리를 위한 제어 장치(700)는 프로세서(701) 및 제어 버스(702)를 포함한다. 여기서, 프로세서(702)는 제어 버스(702)를 이용하여 상변화 메모리(703)의 저장 단위(704)에 연결된다.
프로세서(701)은 ~를 실행하도록 구성된다 전술한 실시예 중 어느 하나에 따른 상변화 메모리를 위한 데이터 저장 방법을 실행하고, 데이터 저장을 수행하기 위해 제어 버스를 이용하여(702) 저장 단위(704)를 제어한다.
바람직하게는, 상변화 메모리를 위한 제어 장치(700)는 프로그램을 저장하기 위한 메모리를 더 포함한다. 프로세서(701)는, 메모리 내의 프로그램을 호출함으로써 전술한 데이터 저장 방법의 단계를 실행한다. 메모리(701)는 고속 랜덤 액세스 메모리(random access memory, RAM)를 포함할 수 있거나, 또는 비휘발성 메모리(non-volatile memory), 예를 들어 적어도 하나의 자기 디스크 메모리를 더 포함할 수 있다.
본 실시예의 해결수단에서 제공되는 상변화 메모리를 위한 제어 장치는 전술한 실시예 중 어느 하나에 따른 상변화 메모리를 위한 데이터 저장 방법을 구현할 수 있다. 본 실시예의 유리한 효과는 전술한 실시예의 유리한 효과와 유사하고, 본 명세서에서는 세부사항에 대해 반복 설명하지 않는다.
본 발명의 일 실시예는 컴퓨터 판독 가능한 매체를 추가로 제공한다. 도 8은 본 발명의 실시예 7에 따른 컴퓨터 판독 가능한 매체의 개략적인 구조도이다. 도 8에 도시된 바와 같이, 컴퓨터 판독 가능한 매체(800)는 컴퓨터 실행 가능한 명령(801)을 포함한다. 컴퓨터 실행 가능한 명령(801)은 컴퓨터의 프로세서에 의해 호출되고 실행될 수 있다. 컴퓨터 실행 가능한 명령은 전술한 실시예 중 어느 하나에 따른 상변화 메모리를 위한 데이터 저장 방법에 대응하는 컴퓨터 명령을 포함한다.
본 실시예의 해결수단에서 제공되는 컴퓨터 판독 가능한 매체는, 컴퓨터 명령이 컴퓨터의 프로세서에 의해 호출되고 실행될 수 있도록, 전술한 실시예 중 어느 하나에 따른 상변화 메모리를 위한 데이터 저장 방법에 대응하는 컴퓨터 명령을 포함할 수 있다. 본 실시예의 유리한 효과는 전술한 실시예의 유리한 효과와 유사하고, 본 명세서에서는 세부사항에 대해 반복 설명하지 않는다.
당업자는 방법 실시예의 단계 중 전부 또는 일부가 적절한 하드웨어에게 지시하는 프로그램에 의해 구현될 수 있다는 것을 이해할 수 있을 것이다. 프로그램은 컴퓨터가 판독 가능한 저장 매체에 저장될 수 있다. 이 프로그램이 실행되면, 방법 실시예의 단계가 수행된다. 전술한 저장 매체는 프로그램 코드를 저장할 수 있는 임의의 저장 매체, 예를 들어 롬(ROM), 램(RAM), 자기 디스크, 또는 광 디스크를 포함할 수 있다.
최종적으로, 전술한 실시예는 본 발명을 한정하기보다는 본 발명의 과제 해결수단을 단지 설명하기 위한 것임을 유의해야 한다. 전술한 실시예를 참조하여 본 발명에 대해 상세히 설명하였으나, 당업자라면 본 발명의 실시예의 과제 해결 수단의 보호 범위를 벗어나지 않고 전술한 실시예에서 설명된 과제 해결 수단에 대해 변경하거나 과제 해결 수단의 기술적 특징 중 일부 또는 전부에 대해 등가의 대체가 가능하다는 것을 이해할 수 있을 것이다.

Claims (13)

  1. 상변화 메모리(phase change memory)를 위한 데이터 저장 방법으로서,
    저장될 데이터를 획득하는 단계 - 상기 저장될 데이터는 멀티비트 데이터임 -;
    상기 저장될 데이터에 따라 소거 펄스 신호 및 기록 펄스 신호를 생성하는 단계 - 상기 기록 펄스 신호는 적어도 2개의 연속 펄스를 포함하는 신호이고, 상기 적어도 2개의 연속 펄스는 동일한 진폭을 가지고 있으며, 상기 적어도 2개의 연속 펄스의 진폭은 상기 저장될 데이터에 따라 결정되는 값임 -;
    상기 저장 단위가 결정질 상태(crystalline state)로 스위칭될 수 있도록, 상기 소거 펄스 신호를 상기 상변화 메모리의 저장 단위에 인가하는 단계; 및
    상기 저장 단위가 제1 저항값에 대응하는 비정질 상태(amorphous state)로 스위칭될 수 있도록, 상기 기록 펄스 신호를 상기 저장 단위에 인가하는 단계 - 상기 저장 단위의 제1 저항값에 대응하는 상기 비정질 상태를 이용하여 상기 저장될 데이터를 나타내기 위해, 상기 제1 저항값 및 상기 적어도 2개의 연속 펄스의 진폭은 특정 함수 관계를 만족하고 있음 -
    를 포함하는 상변화 메모리를 위한 데이터 저장 방법.
  2. 제1항에 있어서,
    상기 데이터 저장 방법은,
    상기 저장될 데이터가 상기 멀티비트 데이터 중에서 최대 데이터 또는 최소 데이터인지 여부를 판정하는 단계를 더 포함하고;
    상기 저장될 데이터에 따라 소거 펄스 신호 및 기록 펄스 신호를 생성하는 단계는,
    상기 저장될 데이터가 상기 멀티비트 데이터 중에서 상기 최대 데이터 또는 상기 최소 데이터가 아닌 경우, 상기 저장될 데이터에 따라 상기 소거 펄스 신호 및 상기 기록 펄스 신호를 생성하는 단계를 포함하는, 상변화 메모리를 위한 데이터 저장 방법.
  3. 제2항에 있어서,
    상기 저장 단위의 결정질 상태를 이용하여 상기 저장될 데이터를 나타내기 위해, 상기 저장될 데이터가 상기 멀티비트 데이터 중에서 상기 최대 데이터 또는 상기 최소 데이터인 경우 상기 저장될 데이터에 따라 상기 소거 펄스 신호를 생성하고, 상기 저장 단위가 상기 결정질 상태로 스위칭될 수 있도록 상기 소거 펄스 신호를 상기 저장 단위에 인가하는 단계
    를 더 포함하는 상변화 메모리를 위한 데이터 저장 방법.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 적어도 2개의 연속 펄스는 동일한 펄스폭을 가진, 상변화 메모리를 위한 데이터 저장 방법.
  5. 제4항에 있어서,
    상기 적어도 2개의 연속 펄스의 펄스폭 범위는 30 ns 내지 50 ns인, 상변화 메모리를 위한 데이터 저장 방법.
  6. 제1항 내지 제5항 중 어느 한 항에 있어서,
    상기 적어도 2개의 연속 펄스간 간격의 범위는 5 ns 내지 15 ns인, 상변화 메모리를 위한 데이터 저장 방법.
  7. 제1항 내지 제6항 중 어느 한 항에 있어서,
    상기 소거 펄스 신호 및 상기 기록 펄스 신호는 전압 신호이거나, 또는 상기 소거 펄스 신호 및 상기 기록 펄스 신호는 전류 신호인, 상변화 메모리를 위한 데이터 저장 방법.
  8. 제7항에 있어서,
    상기 기록 펄스 신호는 적어도 2개의 연속 펄스를 포함하는 전압 신호이고, 상기 적어도 2개의 연속 펄스 각각의 진폭 범위는 0.5 V 내지 1.5 V인, 상변화 메모리를 위한 데이터 저장 방법.
  9. 상변화 메모리를 위한 제어 장치로서,
    저장될 데이터를 획득하도록 구성된 획득 모듈 - 상기 저장될 데이터는 멀티비트 데이터임 -;
    상기 저장될 데이터에 따라 소거 펄스 신호 및 기록 펄스 신호를 생성하도록 구성된 생성 모듈 - 상기 기록 펄스 신호는 적어도 2개의 연속 펄스를 포함하는 신호이고, 상기 적어도 2개의 연속 펄스는 동일한 진폭을 가지고 있으며, 상기 적어도 2개의 연속 펄스의 진폭은 상기 저장될 데이터에 따라 결정되는 값임 -; 및
    상기 저장 단위가 결정질 상태로 스위칭될 수 있도록 상기 소거 펄스 신호를 상기 상변화 메모리의 저장 단위에 인가하고, 상기 저장 단위가 제1 저항값에 대응하는 비정질 상태로 스위칭될 수 있도록 상기 기록 펄스 신호를 상기 저장 단위에 인가하도록 구성된 제어 모듈 - 상기 저장 단위의 제1 저항값에 대응하는 상기 비정질 상태를 이용하여 상기 저장될 데이터를 나타내기 위해, 상기 제1 저항값 및 상기 적어도 2개의 연속 펄스의 진폭은 특정 함수 관계를 만족하고 있음 -
    을 포함하는 상변화 메모리를 위한 제어 장치.
  10. 제9항에 있어서,
    상기 제어 장치는,
    상기 저장될 데이터가 상기 멀티비트 데이터 중에서 최대 데이터 또는 최소 데이터인지 여부를 판정하도록 구성된 결정 모듈을 더 포함하고;
    상기 저장될 데이터가 상기 멀티비트 데이터 중에서 상기 최대 데이터 또는 상기 최소 데이터가 아닌 경우, 상기 생성 모듈은 추가적으로, 상기 저장될 데이터에 따라 상기 소거 펄스 신호 및 상기 기록 펄스 신호를 생성하도록 구성되는, 상변화 메모리를 위한 제어 장치.
  11. 제10항에 있어서,
    상기 저장될 데이터가 상기 멀티비트 데이터 중에서 상기 최대 데이터 또는 상기 최소 데이터인 경우, 상기 생성 모듈은 추가적으로, 상기 저장될 데이터에 따라 상기 소거 펄스 신호를 생성하도록 구성되고;
    상기 저장 단위의 결정질 상태를 이용하여 상기 저장될 데이터를 나타내기 위해, 상기 제어 모듈은 추가적으로, 상기 저장 단위가 결정질 상태로 스위칭될 수 있도록 상기 소거 펄스 신호를 상기 저장 단위에 인가하도록 구성되는, 상변화 메모리를 위한 제어 장치.
  12. 상변화 메모리를 위한 제어 장치로서,
    프로세서 및 제어 버스를 포함하고,
    상기 프로세서는 상기 제어 버스를 이용하여 상기 상변화 메모리의 저장 단위에 연결되고;
    상기 프로세서는 제1항 내지 제8항 중 어느 한 항에 따른 상변화 메모리를 위한 데이터 저장 방법을 실행하고, 데이터 저장을 수행하기 위해 상기 제어 버스를 이용하여 상기 저장 단위를 제어하도록 구성되는, 상변화 메모리를 위한 제어 장치.
  13. 컴퓨터 판독 가능한 매체로서,
    컴퓨터의 프로세서가 호출하고 실행하기 위한 컴퓨터 실행 가능한 명령을 포함하고,
    상기 컴퓨터 실행 가능한 명령은 제1항 내지 제8항 중 어느 한 항에 따른 상변화 메모리를 위한 데이터 저장 방법에 대응하는 컴퓨터 명령을 포함하는, 컴퓨터 판독 가능한 매체.
KR1020177004179A 2014-07-24 2014-07-24 데이터 저장 방법 및 상변화 메모리 KR20170031224A (ko)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/CN2014/082917 WO2016011637A1 (zh) 2014-07-24 2014-07-24 相变存储器的数据存储方法及控制装置

Publications (1)

Publication Number Publication Date
KR20170031224A true KR20170031224A (ko) 2017-03-20

Family

ID=55162436

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020177004179A KR20170031224A (ko) 2014-07-24 2014-07-24 데이터 저장 방법 및 상변화 메모리

Country Status (5)

Country Link
US (1) US9899084B2 (ko)
JP (1) JP2017528862A (ko)
KR (1) KR20170031224A (ko)
CN (1) CN105453182A (ko)
WO (1) WO2016011637A1 (ko)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110600068B (zh) * 2019-08-13 2021-06-04 中国科学院上海微系统与信息技术研究所 一种阶梯脉冲确定方法、系统及存储介质
CN111143580B (zh) * 2019-12-26 2024-04-09 惠州Tcl移动通信有限公司 多媒体数据存储方法、装置、存储介质及电子设备
EP4167829A1 (en) 2020-06-17 2023-04-26 Statumanu ICP ApS Method and a system for a non-invasive assessment of a relation between an intracranial pressure and an intraocular pressure

Family Cites Families (35)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4228524A (en) * 1979-01-24 1980-10-14 Harris Corporation Multilevel sequence of erase pulses for amorphous memory devices
JP4285899B2 (ja) 2000-10-10 2009-06-24 三菱電機株式会社 溝を有する半導体装置
JP3722287B2 (ja) 2002-06-11 2005-11-30 アサ電子工業株式会社 リミットスイッチ
US6813177B2 (en) * 2002-12-13 2004-11-02 Ovoynx, Inc. Method and system to store information
KR100498493B1 (ko) * 2003-04-04 2005-07-01 삼성전자주식회사 저전류 고속 상변화 메모리 및 그 구동 방식
US7327602B2 (en) * 2004-10-07 2008-02-05 Ovonyx, Inc. Methods of accelerated life testing of programmable resistance memory elements
JP2006260703A (ja) * 2005-03-18 2006-09-28 Sharp Corp 不揮発性半導体記憶装置
JP4313372B2 (ja) 2005-05-11 2009-08-12 シャープ株式会社 不揮発性半導体記憶装置
JP2007080311A (ja) * 2005-09-12 2007-03-29 Sony Corp 記憶装置及び半導体装置
KR100738092B1 (ko) 2006-01-05 2007-07-12 삼성전자주식회사 상전이 메모리 소자의 멀티-비트 동작 방법
US7626858B2 (en) * 2006-06-09 2009-12-01 Qimonda North America Corp. Integrated circuit having a precharging circuit
US7903447B2 (en) 2006-12-13 2011-03-08 Macronix International Co., Ltd. Method, apparatus and computer program product for read before programming process on programmable resistive memory cell
JP5539610B2 (ja) 2007-03-02 2014-07-02 ピーエスフォー ルクスコ エスエイアールエル 相変化メモリのプログラム方法と読み出し方法
US20080266802A1 (en) * 2007-04-30 2008-10-30 Rockwell Automation Technologies, Inc. Phase change cooled electrical connections for power electronic devices
KR101274190B1 (ko) * 2007-07-30 2013-06-14 삼성전자주식회사 저항체를 이용한 비휘발성 메모리 장치
KR101390337B1 (ko) 2007-09-13 2014-04-29 삼성전자주식회사 멀티-레벨 상변환 메모리 장치, 그것의 프로그램 방법,그리고 그것을 포함한 메모리 시스템
KR101291222B1 (ko) * 2007-11-29 2013-07-31 삼성전자주식회사 상변화 메모리 소자의 동작 방법
KR20090095313A (ko) * 2008-03-05 2009-09-09 삼성전자주식회사 저항성 메모리 소자의 프로그래밍 방법
KR101430171B1 (ko) 2008-07-18 2014-08-14 삼성전자주식회사 다중치 상변화 메모리 소자
CN101359504B (zh) * 2008-08-05 2011-08-10 中国科学院上海微系统与信息技术研究所 高速写入相变存储器及其高速写入方法
US20100067290A1 (en) * 2008-09-15 2010-03-18 Savransky Semyon D Method of programming of phase-change memory and associated devices and materials
US8036014B2 (en) * 2008-11-06 2011-10-11 Macronix International Co., Ltd. Phase change memory program method without over-reset
CN101763891A (zh) 2008-12-24 2010-06-30 复旦大学 一种相变存储器单元及其操作方法
WO2010076834A1 (en) * 2008-12-31 2010-07-08 Ferdinando Bedeschi Reliable set operation for phase-change memory cell
US8107283B2 (en) 2009-01-12 2012-01-31 Macronix International Co., Ltd. Method for setting PCRAM devices
WO2010125805A1 (ja) * 2009-04-27 2010-11-04 パナソニック株式会社 抵抗変化型不揮発性記憶素子の書き込み方法及び抵抗変化型不揮発性記憶装置
CN101699562B (zh) 2009-11-23 2012-10-10 中国科学院上海微系统与信息技术研究所 一种相变存储器的擦操作方法
US8848421B2 (en) 2010-03-30 2014-09-30 Panasonic Corporation Forming method of performing forming on variable resistance nonvolatile memory element, and variable resistance nonvolatile memory device
CN102142517B (zh) * 2010-12-17 2017-02-08 华中科技大学 一种低热导率的多层相变材料
WO2013080499A1 (ja) 2011-12-02 2013-06-06 パナソニック株式会社 抵抗変化型不揮発性記憶素子の書き込み方法および抵抗変化型不揮発性記憶装置
CN103093815A (zh) 2013-01-10 2013-05-08 华中科技大学 一种多值相变随机存储器的存储单元及操作方法
US9378821B1 (en) 2013-01-18 2016-06-28 Cypress Semiconductor Corporation Endurance of silicon-oxide-nitride-oxide-silicon (SONOS) memory cells
CN103093816B (zh) * 2013-01-29 2015-08-05 中国科学院苏州纳米技术与纳米仿生研究所 相变存储器驱动电路及置位和复位方法
US9324428B1 (en) * 2015-01-25 2016-04-26 Macronix International Co., Ltd. Memory device and operation method thereof
KR102251814B1 (ko) * 2015-02-06 2021-05-13 삼성전자주식회사 메모리 장치, 그것의 동작 및 제어 방법

Also Published As

Publication number Publication date
JP2017528862A (ja) 2017-09-28
WO2016011637A1 (zh) 2016-01-28
US20170133089A1 (en) 2017-05-11
CN105453182A (zh) 2016-03-30
US9899084B2 (en) 2018-02-20

Similar Documents

Publication Publication Date Title
KR101310991B1 (ko) 상변화 메모리를 위한 판독 분포 관리
US9070438B2 (en) Programming of phase-change memory cells
US8351251B2 (en) Multilevel programming of phase change memory
TWI430271B (zh) 藉由變異重置振幅之pcm多階式記憶胞編程
US10037803B2 (en) Apparatus and method for programming a multi-level phase change memory (PCM) cell based on an actual resistance value and a reference resistance value
US9576658B2 (en) Systems, and devices, and methods for programming a resistive memory cell
JP2019096374A (ja) メモリ装置及びその動作方法
KR102187116B1 (ko) 비휘발성 메모리 장치와 이를 포함하는 메모리 시스템, 및 비휘발성 메모리 장치의 구동 방법
EP3180789A1 (en) Threshold voltage expansion
KR20170031224A (ko) 데이터 저장 방법 및 상변화 메모리
KR101780539B1 (ko) 다치형 상변화 메모리의 쓰기 방법 및 시스템
JP2019102117A (ja) メモリ装置及びその動作方法
EP2881951B1 (en) Write operation method and device for phase-change memory
US20110242884A1 (en) Programming at Least One Multi-Level Phase Change Memory Cell
US10083749B2 (en) Data storage method and phase change memory
US20120327709A1 (en) Programming of phase-change memory cells
CN112951295A (zh) 一种数据的多级存储方法、系统、电子设备及存储介质
JP6972059B2 (ja) 抵抗変化型メモリ
CN113851164A (zh) 相变存储器单元的操作方法及系统、计算机可读存储介质
JP2019071152A (ja) 記憶装置
CN115083476A (zh) 一种相变存储器的操作方法、相变存储器及存储器系统
CN112750475A (zh) 用于存储电路的读取方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E601 Decision to refuse application