CN103093815A - 一种多值相变随机存储器的存储单元及操作方法 - Google Patents

Abstract

本发明公开了一种多值相变随机存储器的存储单元及其操作方法，利用相变随机存储器自身的寄生效应，写入时通过改变选通元件的总寄生电阻来改变相变存储元件的RESET电压的下降时间，从而使相变存储元件部分结晶而改变相变存储元件的非晶态电阻（RESET电阻），而在读出时，通过小电流的输入感应相变存储元件上电压的大小而读出相变存储元件存储的数值，从而实现一个相变存储元件的多值存储。本发明通过实现一个相变存储元件的多位存储，而不用改变读写电路，因此可以再大规模存储器中能有效提高相变随机存储器的存储密度。

Description

一种多值相变随机存储器的存储单元及操作方法

技术领域

本发明属于半导体存储技术领域，具体涉及一种多值相变随机存储器的存储单元及其操作方法。

背景技术

相变随机存储器（PCRAM）是一种非易失性存储器，因为其能与硅基半导体工艺兼容，同时兼具有DRAM的高容量、低成本，SRAM的高速度，FLASH的数据非易失性，并且在可靠性、低功耗等方面也具有优良特性的特点，己被公认为最有可能取代SRAM、DRAM和FLASH等当今主流产品而成为未来存储器主流的下一代半导体存储器件。

相变随机存储器是通过通入写电流产生焦耳热使存储介质发生可逆的结构相变，利用相变物质在晶态和非晶态结构相之间高达四个数量级的阻值差来表征和存储二进制数据“0”和“1”；在不破坏其材料结构相的条件下给存储元以适当的电流或电压脉冲，通过测量出的阻值状态读取所存储的信息。

图1为现有技术中相变随机存储器一个存储单元10的电路图。存储单元10包括串联在位线和地之间的相变存储元件PCE和选通元件SE。其中相变存储元件PCE和选通元件SE位置可以互换。选通元件可以为MOS管或者三极管。当选通元件SE为MOS管时，其栅极与字线WL相连，源极与地相连，漏极与相变存储元件PCE相连。当选通元件为双极性晶体管时，其基极与字线WL相连，发射极与地相连，集电极与相变存储元件PCE相连。通过字线WL上电压控制选通元件的导通和截止，再通过位线BL上的读写电流的输入，对相变存储元件PCE进行读写操作。

图2为对相变存储元件PCE进行读写的温度和电流特性曲线。21表示RESET电流对相变材料温度的影响，在短时间内提供高脉冲，相变材料被加热到其熔点T2以上后快速淬火，其变为非晶态，存储数据“0”。22表示SET电流对相变材料温度的影响，在较长时间内提供中等脉冲，相变材料被加热到高于结晶温度T1、低于熔点T2，其变为晶态，存储数据“1”。23表示读电流对相变材料温度的影响，低脉冲作用于相变材料，需保证相变材料的温度低于结晶温度，不影响存储位的状态。

传统的相变随机存储器的存储单元都是采用的图1所示的结构。但这种结构下只能通过缩小相变存储元件尺寸来减小操作电流，从而提高存储密度，对制作工艺需要极高的要求。然而，相变随机存储器的相变存储元件的非晶态和晶态之间的阻值差异高达四个数量级，因此使一个相变存储元件部分结晶达到多种阻态，从而实现存储多位数值的方法是一种有效提高相变随机存储器存储密度的方法。

发明内容

本发明的目的在于提供一种不改变相变存储元件结构以及相变存储器的读写电路并利用选通元件的寄生电阻的改变来实现多值存储的相变随机存储器，从而提高相变随机存储器的存储密度。

本发明提供了一种多值相变随机存储器的存储单元，包括相变存储元件、第一选通元件和第二选通元件；所述相变存储元件的一端与位线相连；所述第一选通元件的一端与所述相变存储元件的另一端连接，所述第一选通元件的另一端接地，所述第一选通元件的控制端与第一字线连接；所述第二选通元件的一端与所述相变存储元件的另一端连接，所述第二选通元件的另一端接地，所述第二选通元件的控制端与第二字线连接；所述第一选通元件的导通寄生电阻大于所述第二选通元件的导通寄生电阻。

更进一步地，所述第一选通元件为第一MOS管，所述第一MOS管的漏极作为所述第一选通元件的一端，所述第一MOS管的栅极作为所述第一选通元件的控制端，所述第一MOS管的源极作为所述第一选通元件的另一端。

更进一步地，所述第二选通元件为第二MOS管，所述第二MOS管的漏极作为所述第二选通元件的一端，所述第二MOS管的栅极作为所述第二选通元件的控制端，所述第二MOS管的源极作为所述第二选通元件的另一端。

更进一步地，所述第一选通元件为第一三极管，所述第一三极管的集电极作为所述第一选通元件的一端，所述第一三极管的基极作为所述第一选通元件的控制端，所述第一三极管的发射极作为所述第一选通元件的另一端。

更进一步地，所述第二选通元件为第二三极管，所述第二三极管的集电极作为所述第二选通元件的一端，所述第二三极管的基极作为所述第二选通元件的控制端，所述第二三极管的发射极作为所述第二选通元件的另一端。

更进一步地，所述相变存储元件的存储材料为相变材料。

本发明还提供了一种多值相变随机存储器，包括存储阵列、译码器、读写模块、输入输出模块和逻辑控制模块，所述存储阵列由多个存储单元构成，所存储单元为上述的存储单元。

本发明还提供了一种实现上述的存储单元的操作方法，包括下述步骤：

写入00时，第一字线和第二字线为高电平，第一选通元件和第二选通元件导通，位线输入RESET脉冲电流；

写入01时，第一字线为低电平，第二字线为高电平，第一选通元件截止，第二选通元件导通，位线输入RESET脉冲电流；

写入10时，第一字线为高电平，第二字线为低电平，第一选通元件导通，第二选通元件截止，位线输入RESET脉冲电流；

写入11时，第一字线和第二字线为高电平，第一选通元件和第二选通元件S2导通，位线BL输入SET脉冲电流；

读出时，第一字线和第二字线为高电平，第一选通元件和第二选通元件导通，位线输入READ脉冲电流。

更进一步地，所述第一选通元件的导通寄生电阻大于所述第二选通元件的导通寄生电阻。

本发明利用相变存储单元中选通元件寄生电阻的变化，改变相变存储元件的RESET电压的下降沿，以改变相变存储元件的非晶态电阻，从而实现多级存储的功能。虽然增加的选通元件会增加外围电路的面积，但是由于外围电路的面积为是线性增加，而本发明的数据存储量为指数性增加，因此，在大规模存储中，本发明能够有效提高存储器的存储容量，从而可以减小芯片面积。

附图说明

图1为现有技术提供的相变随机存储器存储单元的电路图；

图2为RESET电流、SET电流、读出电流工作期间的温度特性示意图；

图3为本发明实施例提供的多值相变随机存储器的存储单元的结构示意图；

图4为串联不同阻值的电阻时相变存储元件PCE的RESET电压曲线；

图5为RESET操作时相变随机存储器电路的等效电路；

图6为本发明实施例提供的多值相变随机存储器的存储单元的一种实施例示意图；

图7为本发明实施例提供的多值相变随机存储器的存储单元的另一种实施例示意图；

图8为本发明实施例提供的多值相变随机存储器的操作时电压曲线。

具体实施方式

为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。

本发明的关键是利用相变存储元件自身的寄生电容和外部电路的寄生电阻影响相变存储元件RESET（复位）脉冲电压下降沿，从而使相变材料发生部分结晶而导致相变存储元件的非晶态电阻的不同，实现相变随机存储器的多值存储。

图3为本发明中的多值相变随机存储器存储单元的结构，存储单元包括第一选通元件S₁、第二选通元件S₂和相变存储元件PCE。相变存储元件PCE通过位线BL与读写电路相连。第一字线WL₁控制第一选通元件S₁。当第一字线WL₁为高电平时，第一选通元件S₁导通；当第一字线WL₁为低电平时，第一选通元件S₁截止。第二字线WL₂控制第二选通元件S₂。当第二字线WL₂为高电平时，第二选通元件S₂导通；当第二字线WL₂为低电平时，第二选通元S₂件截止。其中第一选通元件S₁的导通寄生电阻大于第二选通元件S₂的导通寄生电阻。

在本发明实施例中，每一个存储单元可以存储2bit的数据。相变存储元件PCE的存储材料为相变材料，例如GeTeAsSi、GeSeTe、In-Te、AsSbTe、GeSbTe-N等，而研究最为广泛的为Ge₂Se₂Te₅(GST)合金材料。

图4为串联不同阻值电阻时相变存储元件PCE的RESET电压曲线。曲线41为直接给相变存储元件PCE施加一个宽度为30ns、幅度为2.4V的RESET脉冲电压时相变存储元件PCE两端的电压曲线。曲线42为给相变存储元件PCE串联一个10Ω的电阻后再施加一个宽度为30ns、幅度为2.4V的RESET脉冲电压时相变存储元件PCE两端的电压曲线。曲线43为给相变存储元件PCE串联一个51Ω的电阻后再施加一个宽度为30ns、幅度为2.4V的RESET脉冲电压时相变存储元件PCE两端的电压曲线。曲线44为给相变存储元件PCE串联一个51Ω的电阻后再施加一个宽度为30ns、幅度为2.6V的RESET脉冲电压时相变存储元件PCE两端的电压曲线。

比较曲线41、曲线42和曲线43发现，随着相变存储元件PCE串联的电阻的增大，相变存储元件PCE的两端的电压的下降时间也会逐渐增大。此外，施加相同的RESET脉冲后，测量相变存储元件PCE的电阻发现，不串联电阻、串联10Ω电阻和串联10Ω电阻的相变存储元件PCE的RESET阻值分别为1.8MΩ，1.2MΩ和800KΩ。因此，在施加相同大小的脉冲电压时，相变存储元件PCE的非晶态电阻随着相变存储元件PCE串联的电阻的增大逐渐减小。此外，曲线41、曲线42、和曲线43的峰值也随着串联电阻的增大而减小，这是由于串联电阻的分压作用引起的。比较曲线42和曲线44，可以看出其峰值相同，但是曲线42的下降时间大于曲线42，而施加2.6V的RESET脉冲电压的相变存储元件PCE的RESET阻值为950KΩ。可见相变存储元件PCE的RESET电压的下降时间的增加会降低非晶态电阻。

图5为RESET操作时相变随机存储器电路的等效电路，r为RESET脉冲发生电路的内阻，R_c和C_c分别为相变存储元件PCE的电阻和等效寄生电容，R_L为外围电路的等效寄生电阻，因此当RESET脉冲由高电压变为0后，相变存储元件PCE两端的瞬态电压为：

$U=U_0{e}^{-t{C}_c[R_c*(r+R_L)]/[R_c+(r+R_L)]}$

其中U₀为RESET脉冲由高电压变为0时相变存储元件PCE的两端的电压。由于相变存储元件PCE的非晶态电阻远大于选通元件的总寄生电阻和RESET脉冲发生电路的内阻，因此

$U=U_0{e}^{-t{C}_c*(r+R_L)}$

由公式可以看出，随着寄生电阻R_L的增大，U的下降时间也会增大。而相变存储元件PCE两端的电压的下降时间增长会导致相变存储元件PCE的冷却时间的增加，从而导致相变存储元件PCE中的相变材料在变为非晶态后重新结晶，产生部分结晶的现象，从而导致其非晶态电阻的减小。

图6为本发明中的多值相变随机存储器存储单元的一种实施例，其中选择MOS管作为选通元件。其包括第一选通MOS管M₁、第二选通MOS管M₂和相变存储元件PCE。相变存储元件PCE通过位线BL与读写电路相连。第一字线WL₁与第一选通MOS管M₁的栅极相连，控制第一选通MOS管M₁。当第一字线WL₁为高电平时，第一选通MOS管M₁导通；当第一字线WL₁为低电平时，第一选通MOS管M₁截止。第二字线WL₂与第二选通MOS管M₂的栅极相连，控制第二选通MOS管M₂。当第二字线WL₂为高电平时，第二选通MOS管M₂导通；当第二字线WL₂为低电平时，第二选通MOS管M₂截止。其中第一选通MOS管M1的导通寄生电阻大于第二选通MOS管M₂的导通寄生电阻。

图7为本发明中的多值相变随机存储器存储单元的另一种实施例，其中选择三极管作为选通元件。其包括第一选通三极管T₁、第二选通三极管T₂和相变存储元件PCE。相变存储元件PCE通过位线BL与读写电路相连。第一字线WL₁与第一选通三极管T1的基极相连，控制第一选通三极管T₁。当第一字线WL₁为高电平时，第一选通三极管T₁导通；当第一字线WL₁为低电平时，第一选通三极管T₁截止。第二字线WL₂与第二选通三极管T₂的栅极相连，控制第二选通三极管T₂。当第二字线WL₂为高电平时，第二选通三极管T₂导通；当第二字线WL₂为低电平时，第二选通三极管T₂截止。其中第一选通三极管T₁的导通寄生电阻大于第二选通三极管T₂的导通寄生电阻。

图8为本发明多值相变随机存储器的操作时电压曲线：

曲线81为写入“00”时的曲线，第一字线WL₁和第二字线WL₂为高电平，则第一选通元件S₁和第二选通元件S₂导通，此时选通元件的总寄生电阻为第一选通元件S₁和第二选通元件S₂导通寄生电阻的并联，小于第一选通元件第一选通元件S₁和第二选通元件S₂的阻值，即为最小的寄生电阻，位线BL输入RESET脉冲电流后相变存储元件PCE的电阻为最大非晶态电阻；

曲线82为写入“01”时的曲线，第一字线WL₁为低电平，第二字线WL₂为高电平，则第一选通元件S₁截止，第二选通元件S₂导通，此时选通元件的总寄生电阻为第二选通元件S₂导通寄生电阻，位线BL输入RESET脉冲电流后相变存储元件PCE的电阻为中间非晶态电阻；

曲线83为写入“10”时的曲线，第一字线WL₁为高电平，第二字线WL₂为低电平，则第一选通元件S₁导通，第二选通元件S₂截止，此时选通元件的总寄生电阻为第一选通元件S₂导通寄生电阻，位线BL输入RESET脉冲电流后相变存储元件PCE的电阻为最小非晶态电阻；

曲线84为写入“11”时的曲线，第一字线WL₁和第二字线WL₂为高电平，则第一选通元件S₁和第二选通元件S₂导通，位线BL输入SET（置位）脉冲电流后相变存储元件PCE的电阻为晶态电阻；

曲线85为读出时的曲线，第一字线WL₁和第二字线WL₂为高电平，则第一选通元件S₁和第二选通元件S₂导通，位线BL输入READ（读）脉冲电流后通过感受相变存储元件PCE的电压大小读出数据。

与传统的相变存储器相比，本发明中的存储单元与操作方法可以使一个存储单元存储2bit的数据。因此可以极大的提高相变存储器的数据存储量，即存储密度，从而达到减小芯片面积，降低生产成本的目的。

本发明实施例提供的存储单元主要应用于多值相变随机存储器中，多值相变随机存储器包括存储阵列、译码器、读写模块、输入输出模块和逻辑控制模块。译码器与存储单元的字线相连接，接收外部的地址信号和控制信号，负责控制其选通元件的导通与截止，从而对选通的元件进行相应的读写操作。读写模块与存储单元的位线相连，通过读使能信号与写使能信号的控制，负责对存储单元输入相应的RESET、SET和READ脉冲，从而对相变单元进行数据的写入与读出。输入输出模块是接收读使能信号和写使能信号，从而将存储单元上读出的信号转换为外部电路可以读写的数字信号，以及将外部输入的数字信号转换为对应的写入数据。逻辑控制模块主要通过外部读写控制信号的输入，产写读使能信号和写使能信号，输入读写模块以及输入输出模块，从而控制整个芯片读写。存储阵列由多个存储单元构成，存储单元即为上述的存储单元，为了节省篇幅，在此不再赘述。使用具有上述存储单元的多值相变存储器，可以使存储器的每一个存储单元存储2bit的数据，从而极大的提高了相变存储器的数据存储量，增加了其存储密度，降低存储芯片面积，节约成本。

本领域的技术人员容易理解，以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。

Claims (9)

1.一种多值相变随机存储器的存储单元，其特征在于，包括相变存储元件、第一选通元件和第二选通元件；

所述相变存储元件的一端与位线相连；

所述第一选通元件的一端与所述相变存储元件的另一端连接，所述第一选通元件的另一端接地，所述第一选通元件的控制端与第一字线连接；

所述第二选通元件的一端与所述相变存储元件的另一端连接，所述第二选通元件的另一端接地，所述第二选通元件的控制端与第二字线连接；

所述第一选通元件的导通寄生电阻大于所述第二选通元件的导通寄生电阻。

2.如权利要求1所述的存储单元，其特征在于，所述第一选通元件为第一MOS管，所述第一MOS管的漏极作为所述第一选通元件的一端，所述第一MOS管的栅极作为所述第一选通元件的控制端，所述第一MOS管的源极作为所述第一选通元件的另一端。

3.如权利要求1或2所述的存储单元，其特征在于，所述第二选通元件为第二MOS管，所述第二MOS管的漏极作为所述第二选通元件的一端，所述第二MOS管的栅极作为所述第二选通元件的控制端，所述第二MOS管的源极作为所述第二选通元件的另一端。

4.如权利要求1所述的存储单元，其特征在于，所述第一选通元件为第一三极管，所述第一三极管的集电极作为所述第一选通元件的一端，所述第一三极管的基极作为所述第一选通元件的控制端，所述第一三极管的发射极作为所述第一选通元件的另一端。

5.如权利要求1或4所述的存储单元，其特征在于，所述第二选通元件为第二三极管，所述第二三极管的集电极作为所述第二选通元件的一端，所述第二三极管的基极作为所述第二选通元件的控制端，所述第二三极管的发射极作为所述第二选通元件的另一端。

6.如权利要求1所述的存储单元，其特征在于，所述相变存储元件的存储材料为相变材料。

7.一种多值相变随机存储器，包括存储阵列、译码器、读写模块、输入输出模块和逻辑控制模块，所述存储阵列由多个存储单元构成，其特征在于，所存储单元为权利要求1-6任一项所述的存储单元。

8.一种实现权利要求1-6任一项所述的存储单元的操作方法，其特征在于，包括下述步骤：

写入00时，第一字线和第二字线为高电平，第一选通元件和第二选通元件导通，位线输入RESET脉冲电流；

写入01时，第一字线为低电平，第二字线为高电平，第一选通元件截止，第二选通元件导通，位线输入RESET脉冲电流；

写入10时，第一字线为高电平，第二字线为低电平，第一选通元件导通，第二选通元件截止，位线输入RESET脉冲电流；

写入11时，第一字线和第二字线为高电平，第一选通元件和第二选通元件S2导通，位线BL输入SET脉冲电流；

读出时，第一字线和第二字线为高电平，第一选通元件和第二选通元件导通，位线输入READ脉冲电流。

9.如权利要求8所述的操作方法，其特征在于，所述第一选通元件的寄生电阻大于所述第二选通元件的寄生电阻。

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