JP2019071152A - 記憶装置 - Google Patents

Abstract

【課題】メモリセルの多値化が容易な記憶装置を提供する。【解決手段】記憶装置は、３水準以上の抵抗値を実現可能なメモリセルと、前記メモリセルに２水準以上の電圧を印加することにより、前記抵抗値の水準を判別する駆動回路と、を備える。前記駆動回路は、書込動作時において、前記メモリセルに２番目に高い水準の抵抗値を実現させようとする場合に、書込電圧を印加した後、前記メモリセルに最も高い水準の前記電圧を印加することにより、前記メモリセルの抵抗値が前記２番目に高い水準になったか否かを検証し、前記メモリセルに最も低い水準の抵抗値を実現させようとする場合に、書込電圧を印加した後、前記メモリセルに最も低い水準の前記電圧を印加することにより、前記メモリセルの抵抗値が前記最も低い水準になったか否かを検証する。【選択図】図９

Description

実施形態は、記憶装置に関する。

近年、抵抗変化型記憶装置において、メモリセルに３水準以上の抵抗値を実現させることにより、３つ以上の値を記憶させる多値化技術が提案されている。これにより、抵抗変化型記憶装置の記憶容量を増加できる。メモリセルを多値化する場合、データの信頼性を高めるためには、抵抗値間の差が大きい方が好ましいが、抵抗値間の差が大きいと、メモリセルに流れる電流の大きさが大きく異なり、全ての値について、読出電流を正確に評価することが困難になる。

特開２０１１−２３３２１１号公報 特開２００９−１４６４６９号公報

実施形態の目的は、メモリセルの多値化が容易な記憶装置を提供することである。

実施形態に係る記憶装置は、３水準以上の抵抗値を実現可能なメモリセルと、前記メモリセルに２水準以上の電圧を印加することにより、前記抵抗値の水準を判別する駆動回路と、を備える。前記駆動回路は、書込動作時において、前記メモリセルに２番目に高い水準の抵抗値を実現させようとする場合に、書込電圧を印加した後、前記メモリセルに最も高い水準の前記電圧を印加することにより、前記メモリセルの抵抗値が前記２番目に高い水準になったか否かを検証し、前記メモリセルに最も低い水準の抵抗値を実現させようとする場合に、書込電圧を印加した後、前記メモリセルに最も低い水準の前記電圧を印加することにより、前記メモリセルの抵抗値が前記最も低い水準になったか否かを検証する。

第１の実施形態に係る記憶装置を示す図である。 第１の実施形態におけるメモリセルの状態を示す図である。 横軸に書込電圧をとり、縦軸に読出電流をとって、第１の実施形態におけるメモリセルの特性を示すグラフ図である。 横軸に読出電圧をとり、縦軸に読出電流をとって、第１の実施形態における読出動作を示すグラフ図である。 第１の実施形態における読出動作の一例を示すフローチャート図である。 （ａ）及び（ｂ）は、横軸に頻度をとり、縦軸に読出電流をとって、第１の実施形態における読出動作の一例を示す図である。 第１の実施形態における読出動作の他の例を示すフローチャート図である。 （ａ）及び（ｂ）は、横軸に頻度をとり、縦軸に読出電流をとって、第１の実施形態における読出動作の他の例を示す図である。 横軸にメモリセルに書き込もうとする値をとり、縦軸に電圧をとって、第１の実施形態における書込動作を示す図である。 横軸に消去前のメモリセルの値をとり、縦軸に電圧をとって、第１の実施形態における消去動作を示す図である。 第２の実施形態に係る記憶装置を示す図である。 横軸にメモリセルに書き込もうとする値をとり、縦軸に電圧をとって、第２の実施形態における書込動作を示す図である。 横軸に消去前のメモリセルの値をとり、縦軸に電圧をとって、第２の実施形態における消去動作を示す図である。

（第１の実施形態）
以下、第１の実施形態について説明する。
図１は、本実施形態に係る記憶装置を示す図である。
図２は、本実施形態におけるメモリセルの状態を示す図である。

図１に示すように、本実施形態に係る記憶装置１においては、メモリセル１０及び駆動回路２０が設けられている。メモリセル１０は駆動回路２０に接続されている。なお、図１には、メモリセル１０を１個のみ示しているが、記憶装置１には複数個のメモリセル１０が設けられていてもよい。メモリセル１０が複数個設けられている場合は、例えば、全てのメモリセル１０が１つの駆動回路２０に接続されている。メモリセル１０はバイポーラ素子であり、例えば、ＣＢＲＡＭ（Conductive Bridging Random Access Memory：メタルブリッジ型メモリ）である。

メモリセル１０においては、例えば、シリコン酸化物（ＳｉＯ_２）からなる抵抗変化層１１、銀（Ａｇ）からなるイオン供給層１２、タンタルシリコン窒化物（ＴａＳｉＮ）からなる電流制限層１３が、この順に積層されている。抵抗変化層１１はノードＮ１に接続されており、電流制限層１３はノードＮ２に接続されている。但し、メモリセル１０の構成は、これには限定されない。また、必要に応じて、電極層及び拡散防止層等の機能層が設けられていてもよい。

駆動回路２０においては、所定の電圧を生成する電圧発生回路２１が複数個、例えば３個以上設けられている。また、電流の大きさを測定するセンスアンプ２２が設けられている。駆動回路２０は、ノードＮ１及びＮ２を介して、メモリセル１０に接続されている。これにより、駆動回路２０は、メモリセル１０に複数水準の電圧を印加できると共に、メモリセル１０に流れる電流を測定することができる。

図２に示すように、メモリセル１０は４水準の抵抗状態を実現することができる。そして、これらの４水準の抵抗状態に４つの値を対応させることができる。
メモリセル１０が最も高い抵抗値Ｒ０をとる状態を、値「００」とする。これは、例えば、抵抗変化層１１内に銀からなるブリッジが形成されていないオフ状態である。

メモリセル１０が２番目に高い抵抗値Ｒ１をとる状態を、値「０１」とする。これは、例えば、値「００」の状態にあるメモリセル１０に、所定の書込電圧Ｖｓｅｔ１を印加することにより、イオン供給層１２内の銀原子がイオン化し、抵抗変化層１１内に移動して析出し、抵抗変化層１１内に銀からなる細いブリッジ１５が形成された状態である。

メモリセル１０が３番目に高い抵抗値Ｒ２をとる状態を、値「１０」とする。これは、例えば、値「００」又は「０１」の状態にあるメモリセル１０に、書込電圧Ｖｓｅｔ１よりも高い書込電圧Ｖｓｅｔ２を印加することにより、抵抗変化層１１内に中程度の太さのブリッジ１５が形成された状態である。

メモリセル１０が最も低い抵抗値Ｒ３をとる状態を、値「１１」とする。これは、例えば、値「００」、「０１」又は「１０」の状態にあるメモリセル１０に、書込電圧Ｖｓｅｔ２よりも高い書込電圧Ｖｓｅｔ３を印加することにより、抵抗変化層１１内に太いブリッジ１５が形成された状態である。すなわち、Ｒ０＞Ｒ１＞Ｒ２＞Ｒ３であるとき、Ｖｓｅｔ１＜Ｖｓｅｔ２＜Ｖｓｅｔ３である。

次に、本実施形態に係る記憶装置の駆動方法について説明する。
先ず、読出動作について説明する。
図３は、横軸に書込電圧をとり、縦軸に読出電流をとって、本実施形態におけるメモリセルの特性を示すグラフ図である。
図４は、横軸に読出電圧をとり、縦軸に読出電流をとって、本実施形態における読出動作を示すグラフ図である。
図５は、本実施形態における読出動作の一例を示すフローチャート図である。
図６（ａ）及び（ｂ）は、横軸に頻度をとり、縦軸に読出電流をとって、本実施形態における読出動作の一例を示す図である。
図７は、本実施形態における読出動作の他の例を示すフローチャート図である。
図８（ａ）及び（ｂ）は、横軸に頻度をとり、縦軸に読出電流をとって、本実施形態における読出動作の他の例を示す図である。
なお、図３及び図４において、横軸の目盛は直線目盛であり、縦軸の目盛は対数目盛である。

図１に示すように、駆動回路２０の電圧発生回路２１がメモリセル１０に対して所定の読出電圧を印加すると、メモリセル１０に抵抗状態に応じた電流が流れる。この電流の大きさを駆動回路２０のセンスアンプ２２が測定することにより、メモリセル１０の抵抗状態を判別し、メモリセル１０に書き込まれた値を読み出すことができる。

図３に示すように、電流制限層１３（図１参照）は、低い電圧範囲ＶＬでは非線形性が強く、印加される電圧が増加すると電流値が急峻に増加する。一方、高い電圧領域ＶＨでは非線形性が弱く、印加される電圧が増加すると電流値が緩やかに増加する。このため、本実施形態においては、メモリセル１０の駆動には高い電圧範囲ＶＨを使用する。これにより、より安定な動作を実現できる。しかしながら、この場合においても、書込電圧が数十％程度異なると、読出電流は１０〜１０００倍程度異なる。このため、データの信頼性は良好であるが、各値に対応した読出電流を、センスアンプ２２の測定可能範囲内に収めることが困難である。

そこで、図４に示すように、本実施形態においては、読出電圧として２水準の電圧を使用する。なお、図４に示す「〇」は読出電流を測定可能な条件を示し、「×」は読出電流を測定不能な条件を示す。

読出電圧を相対的に低い電圧Ｖｒｅａｄ１とすると、読出電流が相対的に小さくなる。このため、メモリセル１０の値が「１１」又は「１０」である場合に、読出電流がセンスアンプ２２の測定可能範囲内の値となり、判別が可能となる。一方、メモリセル１０の値が「０１」又は「００」である場合は、電流の大きさが測定可能範囲よりも小さくなるため、値「０１」と値「００」との判別はできない。

また、読出電圧を電圧Ｖｒｅａｄ１よりも高い電圧Ｖｒｅａｄ２とすると、読出電流が相対的に大きくなる。このため、メモリセル１０の値が「０１」又は「００」である場合に、読出電流がセンスアンプ２２の測定可能範囲内の値となり、判別が可能となる。一方、メモリセル１０の値が「１１」又は「１０」である場合は、電流の大きさが測定可能範囲よりも大きくなるため、値「１１」と値「１０」との判別はできない。

このように、本実施形態の読出動作においては、相対的に低い読出電圧を印加することにより、読出電流を抑制して、メモリセル１０の値が大きい場合、すなわち、抵抗値が低い場合のメモリセル１０の値を判別する。一方、相対的に高い読出電圧を印加することにより、読出電流を促進して、メモリセル１０の値が小さい場合、すなわち、抵抗値が高い場合のメモリセル１０の値を判別する。

以上の特性を踏まえて、読出方法の一例を説明する。
先ず、図５のステップＳ１１及び図６（ａ）に示すように、駆動回路２０がメモリセル１０に読出電圧Ｖｒｅａｄ１を印加する。そして、ステップＳ１２に示すように、メモリセル１０に流れる読出電流が駆動回路２０の測定可能範囲内にあるか否かを判断する。読出電流が測定可能範囲内にあれば、ステップＳ１３に進み、メモリセル１０の値が「１１」か「１０」かを判別し、読出動作を終了する。

一方、ステップＳ１２において、読出電流が駆動回路２０の測定可能範囲よりも小さければ、ステップＳ１４に進み、図６（ｂ）に示すように、駆動回路２０がメモリセル１０に読出電圧Ｖｒｅａｄ２を印加する。電圧Ｖｒｅａｄ２は電圧Ｖｒｅａｄ１よりも高いため、全ての値について読出電流が大きくなり、値が「０１」の場合、及び、値が「００」の場合の読出電流が駆動回路２０の測定可能範囲内に入る。その後、ステップＳ１５に進み、メモリセル１０の値が「０１」か「００」かを判別し、読出動作を終了する。このようにして、抵抗値が大きく異なる４つの値を読み出すことができる。

次に、読出方法の他の例を説明する。
先ず、図７のステップＳ２１及び図８（ａ）に示すように、駆動回路２０がメモリセル１０に読出電圧Ｖｒｅａｄ２を印加する。そして、ステップＳ２２に示すように、メモリセル１０に流れる読出電流が駆動回路２０の測定可能範囲内にあるか否かを判断する。読出電流が測定可能範囲内にあれば、ステップＳ２３に進み、メモリセル１０の値が「０１」か「００」かを判別し、読出動作を終了する。

一方、ステップＳ２２において、読出電流が駆動回路２０の測定可能範囲よりも大きければ、ステップＳ２４に進み、図８（ｂ）に示すように、駆動回路２０がメモリセル１０に読出電圧Ｖｒｅａｄ１を印加する。電圧Ｖｒｅａｄ１は電圧Ｖｒｅａｄ２よりも低いため、全ての値について読出電流が小さくなり、値が「１１」の場合、及び、値が「１０」の場合の読出電流が駆動回路２０の測定可能範囲内に入る。その後、ステップＳ２５に進み、メモリセル１０の値が「１１」か「１０」かを判別し、読出動作を終了する。本例によっても、抵抗値が大きく異なる４つの値を読み出すことができる。

次に、書込動作について説明する。
図９は、横軸にメモリセルに書き込もうとする値をとり、縦軸に電圧をとって、本実施形態における書込動作を示す図である。

メモリセル１０の初期状態は、値が「００」の状態であるとする。このとき、例えば、図２に示すように、抵抗変化層１１内にブリッジは形成されておらず、メモリセル１０の抵抗値は高い。

図９に示すように、メモリセル１０に値「０１」を書き込む場合は、メモリセル１０に書込電圧Ｖｓｅｔ１を印加する。これにより、図２に示すように、抵抗変化層１１内に細いブリッジ１５が形成されて、メモリセル１０の抵抗値が低下する。

次に、駆動回路２０がメモリセル１０に対してベリファイ電圧Ｖｖｅｒ１を印加して、メモリセル１０の値が「０１」になっているか否かを検証する。そして、メモリセル１０の値が「０１」になっていなければ、再度、書込電圧Ｖｓｅｔ１か、それよりもやや高い書込電圧を印加する。その後、再びベリファイ電圧Ｖｖｅｒ１を印加して、メモリセル１０の値が「０１」になっているか否かを検証する。このようにして、メモリセル１０の値が「０１」になるまで、書込電圧Ｖｓｅｔ１（又は、それよりもやや高い電圧）及びベリファイ電圧Ｖｖｅｒ１の印加を繰り返す。書込電圧Ｖｓｅｔ１及びベリファイ電圧Ｖｖｅｒ１の波形は、例えば矩形である。

メモリセル１０に値「１０」を書き込む場合は、書込電圧Ｖｓｅｔ２を印加する。書込電圧Ｖｓｅｔ２は書込電圧Ｖｓｅｔ１よりも高い。これにより、図２に示すように、抵抗変化層１１内に中程度の太さのブリッジ１５が形成されて、メモリセル１０の抵抗値が減少する。

次に、駆動回路２０がメモリセル１０に対してベリファイ電圧Ｖｖｅｒ２を印加して、メモリセル１０の値が「１０」になっているか否かを検証する。メモリセル１０の値が「１０」であるときは、「０１」であるときよりも抵抗値が低いため、より多くの電流が流れる。このため、ベリファイ電圧Ｖｖｅｒ２は、ベリファイ電圧Ｖｖｅｒ１よりも低くする。そして、メモリセル１０の値が「１０」になるまで、書込電圧Ｖｓｅｔ２（又は、それよりもやや高い電圧）及びベリファイ電圧Ｖｖｅｒ２の印加を繰り返す。書込電圧Ｖｓｅｔ２及びベリファイ電圧Ｖｖｅｒ２の波形は、例えば矩形である。

メモリセル１０に値「１１」を書き込む場合は、書込電圧Ｖｓｅｔ３を印加する。書込電圧Ｖｓｅｔ３は書込電圧Ｖｓｅｔ２よりも高い。これにより、図２に示すように、抵抗変化層１１内に太いブリッジ１５が形成されて、メモリセル１０の抵抗値が減少する。

次に、駆動回路２０がメモリセル１０に対してベリファイ電圧Ｖｖｅｒ３を印加して、メモリセル１０の値が「１１」になっているか否かを検証する。メモリセル１０の値が「１１」であるときは、「１０」であるときよりも抵抗値が低いため、より多くの電流が流れる。このため、ベリファイ電圧Ｖｖｅｒ３は、ベリファイ電圧Ｖｖｅｒ２よりも低くする。そして、メモリセル１０の値が「１１」になるまで、書込電圧Ｖｓｅｔ３（又は、それよりもやや高い電圧）及びベリファイ電圧Ｖｖｅｒ３の印加を繰り返す。書込電圧Ｖｓｅｔ３及びベリファイ電圧Ｖｖｅｒ３の波形は、例えば矩形である。

このように、本実施形態の書込動作においては、メモリセル３０に書き込む値が大きいほど、すなわち、抵抗値を低くするほど、書込電圧を高くし、ベリファイ電圧を低くする。すなわち、Ｖｓｅｔ１＜Ｖｓｅｔ２＜Ｖｓｅｔ３とし、Ｖｖｅｒ１＞Ｖｖｅｒ２＞Ｖｖｅｒ３とする。

なお、メモリセル１０の値は、４つには限定されず、３つ以上であればよい。また。ベリファイ電圧の水準は３水準には限定されず、２水準以上であればよい。例えば、センスアンプ２２の測定可能範囲が十分に広ければ、２つ以上の値の検出に際して、共通のベリファイ電圧を使用することもできる。

より一般的に表現すれば、ｎを３以上の整数とするとき、メモリセル１０はｎ水準の抵抗値を実現可能であり、ベリファイ電圧は２水準以上であればよい。但し、正確な検証を行うためには、ベリファイ電圧は（ｎ−１）水準であることが好ましい。これにより、メモリセル１０が取り得る値のうち、抵抗値が最も高い状態の値「００」を除く全ての値について、専用のベリファイ電圧を用いることができ、検証の精度が向上する。

次に、消去動作について説明する。
図１０は、横軸に消去前のメモリセルの値をとり、縦軸に電圧をとって、本実施形態における消去動作を示す図である。

図１０に示すように、消去前のメモリセル１０の値が「０１」である場合は、メモリセル１０に消去電圧Ｖｅｒａ１を印加する。消去電圧Ｖｅｒａ１の極性は、書込電圧Ｖｓｅｔ１に対して逆である。これにより、抵抗変化層１１内のブリッジ１５を形成する銀原子がイオン化し、イオン供給層１２に移動する。この結果、ブリッジ１５の少なくとも一部が消滅し、メモリセル１０の抵抗値が増加する。

次に、駆動回路２０がメモリセル１０に対してベリファイ電圧Ｖｖｅｒ１を印加して、メモリセル１０の値が「００」に戻っているか否かを検証する。そして、メモリセル１０の値が「００」に戻っていなければ、再度、消去電圧Ｖｅｒａ１か、それよりも絶対値がやや大きい消去電圧を印加する。その後、再びベリファイ電圧Ｖｖｅｒ１を印加して、検証する。このように、メモリセル１０の値が「００」になるまで、消去電圧Ｖｅｒａ１（又は、それよりも絶対値がやや大きい電圧）及びベリファイ電圧Ｖｖｅｒ１の印加を繰り返す。消去電圧Ｖｅｒａ１の波形は、例えば矩形である。

消去前のメモリセル１０の値が「１０」である場合は、メモリセル１０に消去電圧Ｖｅｒａ２を印加する。消去電圧Ｖｅｒａ２の極性は、消去電圧Ｖｅｒａ１の極性と同じであり、消去電圧Ｖｅｒａ２の絶対値は、消去電圧Ｖｅｒａ１の絶対値よりも大きい。これにより、メモリセル１０の抵抗値が増加する。

次に、駆動回路２０がメモリセル１０に対してベリファイ電圧Ｖｖｅｒ１を印加して、メモリセル１０の値が「００」に戻っているか否かを検証する。そして、メモリセル１０の値が「００」に戻るまで、消去電圧Ｖｅｒａ２（又は、それよりも絶対値がやや大きい電圧）及びベリファイ電圧Ｖｖｅｒ１の印加を繰り返す。消去電圧Ｖｅｒａ２の波形は、例えば矩形である。

消去前のメモリセル１０の値が「１１」である場合は、メモリセル１０に消去電圧Ｖｅｒａ３を印加する。消去電圧Ｖｅｒａ３の極性は、消去電圧Ｖｅｒａ２の極性と同じであり、消去電圧Ｖｅｒａ３の絶対値は、消去電圧Ｖｅｒａ２の絶対値よりも大きい。これにより、メモリセル１０の抵抗値が増加する。

次に、駆動回路２０がメモリセル１０に対してベリファイ電圧Ｖｖｅｒ１を印加して、メモリセル１０の値が「００」に戻っているか否かを検証する。そして、メモリセル１０の値が「００」に戻るまで、消去電圧Ｖｅｒａ３（又は、それよりも絶対値がやや大きい電圧）及びベリファイ電圧Ｖｖｅｒ１の印加を繰り返す。消去電圧Ｖｅｒａ３の波形は、例えば矩形である。

このように、本実施形態の消去動作においては、消去前のメモリセル１０の値が大きいほど、すなわち、メモリセル１０の抵抗値が低いほど、消去電圧の絶対値を大きくする。一方、消去前のメモリセル１０の値に拘わらず、ベリファイ電圧は、最も高い水準のベリファイ電圧Ｖｖｅｒ１とする。これにより、メモリセル１０の値が最も小さい値「００」に戻っているか否かを、正確に検証できる。なお、消去動作時のベリファイ電圧として、ベリファイ電圧Ｖｖｅｒ１よりも高いベリファイ電圧Ｖｖｅｒ０（図示せず）を用いてもよい。

次に、本実施形態の効果について説明する。
本実施形態においては、読出動作時に２水準の読出電圧を用いることにより、メモリセルの値に応じて抵抗値を大きく異ならせても、読出電流を正確に測定し、メモリセルの値を精度良く読み出すことができる。このため、メモリセルを多値化しても、データの信頼性が高い。

また、本実施形態においては、書込動作時に３水準のベリファイ電圧を用いることにより、メモリセルに４水準の値を書き込む場合に、所期の値に書き込まれたかどうかを正確に検証することができる。

更に、本実施形態においては、消去動作時に、３水準のベリファイ電圧のうち、最も高いベリファイ電圧を用いることにより、メモリセルが消去されたかどうかを正確に検証することができる。
このように、本実施形態によれば、メモリセルの多値化が容易な記憶装置を実現することができる。

（第２の実施形態）
次に、第２の実施形態について説明する。
図１１は、本実施形態に係る記憶装置を示す図である。

図１１に示すように、本実施形態に係る記憶装置２においては、前述の第１の実施形態に係る記憶装置１（図１参照）のメモリセル１０の替わりに、メモリセル３０が設けられている。メモリセル３０はユニポーラ素子であり、例えば、ＰＲＡＭ（Phase Random Access Memory：相変化型メモリ）である。メモリセル３０においては、相変化層３１及び電流制限層１３が積層されている。

相変化層３１は、アモルファス状態、結晶状態、及び、アモルファス部分と結晶部分が混在した状態になることができる。例えば、アモルファス部分の割合が多いほど、相変化層３１の抵抗値は高く、結晶部分の割合が多いほど、相変化層３１の抵抗値は低い。従って、メモリセル３０の抵抗値が最も高い状態は、相変化層３１全体がアモルファス状態であるか、又は、アモルファス部分の割合が最も高い状態である。一方、メモリセル３０の抵抗値が最も低い状態は、相変化層３１全体が結晶状態であるか、又は、結晶部分の割合が最も高い状態である。

次に、本実施形態に係る記憶装置の駆動方法について説明する。
本実施形態における読出動作は、前述の第１の実施形態と同様である。
以下、書込動作について説明する。
図１２は、横軸にメモリセルに書き込もうとする値をとり、縦軸に電圧をとって、本実施形態における書込動作を示す図である。

メモリセル３０の初期状態は、値が「００」の状態であるとする。このとき、例えば、相変化層３１全体がアモルファス状態であり、メモリセル３０の抵抗値は最も高い水準の値Ｒ０である。

図１２に示すように、メモリセル３０に値「０１」を書き込む場合は、メモリセル３０に書込波形Ｗｓｅｔ１を印加する。書込波形Ｗｓｅｔ１は片台形波である。すなわち、電圧は、ゼロから所定の電圧Ｖｐまで速やかに昇圧し、電圧Ｖｐに一定時間保持された後、電圧Ｖｐからゼロまで降圧時間ｔ１をかけて連続的に降圧する。これにより、一旦加熱された相変化層３１が降圧時間ｔ１をかけて冷却されるため、相変化層３１の一部が結晶化し、メモリセル３０の抵抗値が低下する。

次に、駆動回路２０がメモリセル３０に対してベリファイ電圧Ｖｖｅｒ１を印加して、メモリセル３０の値が「０１」になっているか否かを検証する。そして、第１の実施形態と同様に、メモリセル３０の値が「０１」になるまで、書込波形Ｗｓｅｔ１及びベリファイ電圧Ｖｖｅｒ１の印加を繰り返す。

メモリセル３０に値「１０」を書き込む場合は、メモリセル３０に書込波形Ｗｓｅｔ２を印加する。書込波形Ｗｓｅｔ２も片台形波である。書込波形Ｗｓｅｔ２の昇圧、最高電圧及びその保持時間は、書込波形Ｗｓｅｔ１と同じである。但し、書込波形Ｗｓｅｔ２においては、電圧Ｖｐからゼロまで降圧させる降圧時間ｔ２が、書込波形Ｗｓｅｔ１の降圧時間ｔ１よりも長い。これにより、書込波形Ｗｓｅｔ１を印加した場合と比較して、相変化層３１が徐冷されるため、相変化層３１のより多くの部分が結晶化し、メモリセル３０の抵抗値がより低下する。

次に、駆動回路２０がメモリセル３０に対してベリファイ電圧Ｖｖｅｒ２を印加して、メモリセル３０の値が「１０」になっているか否かを検証する。そして、メモリセル３０の値が「１０」になるまで、書込波形Ｗｓｅｔ２及びベリファイ電圧Ｖｖｅｒ２の印加を繰り返す。

メモリセル３０に値「１１」を書き込む場合は、メモリセル３０に書込波形Ｗｓｅｔ３を印加する。書込波形Ｗｓｅｔ３も片台形波である。書込波形Ｗｓｅｔ３の昇圧、最高電圧及びその保持時間は、書込波形Ｗｓｅｔ１及び書込波形Ｗｓｅｔ２と同じである。但し、書込波形Ｗｓｅｔ３は、電圧Ｖｐからゼロまで降圧させる降圧時間ｔ３が、書込波形Ｗｓｅｔ２の降圧時間ｔ２よりも長い。これにより、書込波形Ｗｓｅｔ２を印加した場合と比較して、相変化層３１がより緩やかに徐冷されるため、相変化層３１のより多くの部分が結晶化し、メモリセル３０の抵抗値がより低下する。

次に、駆動回路２０がメモリセル３０に対してベリファイ電圧Ｖｖｅｒ３を印加して、メモリセル３０の値が「１１」になっているか否かを検証する。そして、メモリセル３０の値が「１１」になるまで、書込波形Ｗｓｅｔ３及びベリファイ電圧Ｖｖｅｒ３の印加を繰り返す。

このように、本実施形態の書込動作においては、メモリセル３０に書き込む値が大きいほど、すなわち、抵抗値を低くするほど、降圧時間を長くし、ベリファイ電圧を低くする。すなわち、ｔ１＜ｔ２＜ｔ３とし、Ｖｖｅｒ１＞Ｖｖｅｒ２＞Ｖｖｅｒ３とする。

次に、消去動作について説明する。
図１３は、横軸に消去前のメモリセルの値をとり、縦軸に電圧をとって、本実施形態における消去動作を示す図である。

図１３に示すように、消去前のメモリセル３０の値が「０１」、「１０」及び「１１」のいずれの値であっても、駆動回路２０はメモリセル３０に対して消去電圧Ｖｅｒａを印加する。消去電圧Ｖｅｒａの極性は、書込波形Ｗｓｅｔ１〜Ｗｓｅｔ３の極性と同じである。また、消去電圧Ｖｅｒａの波形は矩形である。すなわち、最高電圧からゼロまでの降圧時間は、ほぼゼロである。これにより、加熱されてアモルファス状態となった相変化層３１が急冷されるため、相変化層３１の全体又は大部分がアモルファス状態のまま固定される。この結果、メモリセル３０の抵抗値が増加する。

次に、駆動回路２０がメモリセル３０に対してベリファイ電圧Ｖｖｅｒ１を印加して、メモリセル３０の値が「００」に戻っているか否かを検証する。そして、メモリセル３０の値が「００」に戻るまで、消去電圧Ｖｅｒａ及びベリファイ電圧Ｖｖｅｒ１の印加を繰り返す。

このように、本実施形態の消去動作においては、消去前の値に拘わらず、消去電圧及びベリファイ電圧が一定である。

本実施形態における上記以外の構成、駆動方法及び効果は、前述の第１の実施形態と同様である。

以上説明した実施形態によれば、メモリセルの多値化が容易な記憶装置を実現することができる。

以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明及びその等価物の範囲に含まれる。

例えば、前述の第１及び第２の実施形態においては、電流制限層１３がＴａＳｉＮからなる例を示したが、これには限定されず、電流制限層１３は他の材料によって形成されていてもよく、例えば、チタンシリコン窒化物（ＴｉＳｉＮ）によって形成されていてもよい。また、電流制限層１３は設けられていなくてもよい。更に、メモリセルの構成は、前述の第１及び第２の実施形態において示した構成には限定されず、２端子の抵抗変化型のメモリセルであればよい。

１、２：記憶装置、１０：メモリセル、１１：抵抗変化層、１２：イオン供給層、１３：電流制限層、１５：ブリッジ、２０：駆動回路、２１：電圧発生回路、２２：センスアンプ、３０：メモリセル、３１：相変化層、Ｎ１、Ｎ２：ノード、Ｒ０、Ｒ１、Ｒ２、Ｒ３：抵抗値、ｔ１、ｔ２、ｔ３：降圧時間、Ｖｅｒａ、Ｖｅｒａ１、Ｖｅｒａ２、Ｖｅｒａ３：消去電圧、Ｖｐ：電圧、Ｖｒｅａｄ１、Ｖｒｅａｄ２：読出電圧、Ｖｓｅｔ１、Ｖｓｅｔ２、Ｖｓｅｔ３：書込電圧、Ｖｖｅｒ１、Ｖｖｅｒ２、Ｖｖｅｒ３：ベリファイ電圧、Ｗｓｅｔ１、Ｗｓｅｔ２、Ｗｓｅｔ３：書込波形

Claims (7)

1. ３水準以上の抵抗値を実現可能なメモリセルと、
   前記メモリセルに２水準以上の電圧を印加することにより、前記抵抗値の水準を判別する駆動回路と、
   を備え、
   前記駆動回路は、書込動作時において、
   前記メモリセルに２番目に高い水準の抵抗値を実現させようとする場合に、書込電圧を印加した後、前記メモリセルに最も高い水準の前記電圧を印加することにより、前記メモリセルの抵抗値が前記２番目に高い水準になったか否かを検証し、
   前記メモリセルに最も低い水準の抵抗値を実現させようとする場合に、書込電圧を印加した後、前記メモリセルに最も低い水準の前記電圧を印加することにより、前記メモリセルの抵抗値が前記最も低い水準になったか否かを検証する
   記憶装置。
2. 前記抵抗値の水準はｎ（ｎは３以上の整数）であり、前記電圧の水準はである請求項１記載の記憶装置。
3. 前記メモリセルに前記２番目に高い水準の抵抗値を実現させようとする場合に印加する前記書込電圧は、前記メモリセルに最も低い水準の抵抗値を実現させようとする場合に印加する前記書込電圧よりも低い請求項１または２に記載の記憶装置。
4. 前記メモリセルに前記２番目に高い水準の抵抗値を実現させようとする場合に印加する前記書込電圧の降圧時間は、前記メモリセルに最も低い水準の抵抗値を実現させようとする場合に印加する前記書込電圧の降圧時間よりも短い請求項１または２に記載の記憶装置。
5. 前記駆動回路は、消去動作時において、前記メモリセルに消去電圧を印加した後、前記メモリセルに最も高い水準の前記電圧を印加することにより、前記メモリセルが消去されたか否かを検証する請求項１〜４のいずれか１つに記載の記憶装置。
6. 前記駆動回路は、読出動作時において、
   前記メモリセルに第１水準の前記電圧を印加し、前記メモリセルに流れた電流が測定可能範囲よりも小さかった場合に、前記メモリセルに前記第１水準よりも高い第２水準の前記電圧を印加する請求項１〜５のいずれか１つに記載の記憶装置。
7. 前記駆動回路は、読出動作時において、
   前記メモリセルに第１水準の前記電圧を印加し、前記メモリセルに流れた電流が測定可能範囲よりも大きかった場合に、前記メモリセルに前記第１水準よりも低い第２水準の前記電圧を印加する請求項１〜５のいずれか１つに記載の記憶装置。

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