JP2012023271A

JP2012023271A - 半導体記憶装置

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Publication number: JP2012023271A
Application number: JP2010161424A
Authority: JP
Inventors: Takeshi Yamaguchi; 豪山口; Hirofumi Inoue; 裕文井上; Reika Ichihara; 玲華市原; Takayuki Tsukamoto; 隆之塚本; Takashi Shigeoka; 隆重岡; Katsuyuki Sekine; 克行関根; Shinya Aoki; 伸也青木
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2010-07-16
Filing date: 2010-07-16
Publication date: 2012-02-02
Anticipated expiration: 2030-07-16
Also published as: JP5457961B2; US8759806B2; US20120012807A1

Abstract

【課題】誤書き込みの虞の小さい半導体記憶装置を提供する。
【解決手段】実施の形態の半導体記憶装置は、第１配線と第２配線との間に配置され且つ可変抵抗素子とスイッチング素子を直列接続してなるメモリセルを備える。可変抵抗素子は、低抵抗状態と高抵抗状態との間で抵抗値を変化させるように構成された可変抵抗層を備える。可変抵抗層は、遷移金属酸化物にて構成されている。遷移金属酸化物を構成する遷移金属に対する酸素の割合は、第１配線から第２配線へ向かう第１方向に沿って１：１から１：２までの間で変化する。
【選択図】図４Ａ

Description

本明細書に記載の実施の形態は、可変抵抗素子を備え可変抵抗素子の抵抗値の変化によりデータを記憶するメモリセルを配列してなる半導体記憶装置に関する。

近年、半導体装置の集積度が高くなることに伴い、これを構成するトランジスタ等の回路パターンはますます微細化している。このパターンの微細化には、単に線幅が細くなるだけではなく、パターンの寸法精度や位置精度の向上も要請される。この事情は半導体記憶装置に関しても例外ではない。

従来知られており、市場にも投入されているＤＲＡＭ、ＳＲＡＭ、フラッシュメモリ等の半導体記憶装置は、いずれもＭＯＳＦＥＴをメモリセルに使用している。このため、パターンの微細化に伴い、微細化の比率を上回る比率での寸法精度の向上が要請されている。このため、これらのパターンを形成するリソグラフィー技術にも、大きな負荷が課せられており、製品コストの上昇要因となっている。

そして、このようなＭＯＳＦＥＴをメモリセルとして用いる半導体記憶装置の後継候補として、抵抗変化メモリが注目されている。ここで、抵抗変化メモリには、抵抗変化メモリ（ＲｅＲＡＭ：ＲｅｓｉｓｔｉｖｅＲＡＭ）の他、相変化メモリ（ＰＣＲＡＭ：ＰｈａｓｅＣｈａｎｇｅＲＡＭ）を含む。抵抗変化メモリは、遷移金属酸化物を記録層としてその抵抗値状態を不揮発に記憶する。相変化メモリは、カルコゲナイド等を記録層として用いてその結晶状態（導体）と非晶質状態（絶縁体）の抵抗値情報を利用する。

上述した抵抗変化メモリの可変抵抗素子には、２種類の形態（ユニポーラ型、バイポーラ型）があることが知られている。バイポーラ型の抵抗変化メモリの場合、可変抵抗素子は、セット動作（書き込み）とリセット動作（消去）で極性の異なる電圧パルス（書込パルス、消去パルス）を印加される。一方、ユニポーラ型の抵抗変化メモリの場合、セット動作とリセット動作とで印加される電圧パルスの極性は同じであり、セット動作とリセット動作とで異なるのは、印加される電圧パルスの振幅及び時間である。

従来の抵抗変化メモリでは、その可変抵抗素子への消去パルスの印加中、消去がなされた後に再び誤って書き込みがなされる問題（所謂、誤書き込み）が十分解消されていない。特に、ユニポーラ型の抵抗変化メモリでは、セット動作とリセット動作とで印加電圧の振幅、時間の差が小さいため、リセット動作の完了後に誤書き込みが生じる虞が大きい。バイポーラ型の抵抗変化メモリでも、誤書き込みの虞は十分に低減されてはおらず、誤書き込みの虞の小さい抵抗変化メモリの提案が望まれている。

特表２００５−５２２０４５号公報

この発明は、誤書き込みの虞の小さい半導体記憶装置を提供することを目的とする。

以下に説明する実施の形態の半導体記憶装置は、第１配線と第２配線との間に配置され且つ可変抵抗素子とスイッチング素子を直列接続してなるメモリセルを備える。可変抵抗素子は、低抵抗状態と高抵抗状態との間で抵抗値を変化させるように構成された可変抵抗層を備える。可変抵抗層は、遷移金属酸化物にて構成されている。遷移金属酸化物を構成する遷移金属に対する酸素の割合は、第１配線から第２配線へ向かう第１方向に沿って１：１から１：２までの間で変化する。

実施の形態に係る半導体記憶装置のブロック図である。メモリセルアレイ１０を示す斜視図である。図２の断面図である。実施の形態の第１の実施例に係る可変抵抗層１２４の近傍における具体的構造を示す断面図である。実施の形態の第２の実施例に係る可変抵抗層１２４の近傍における具体的構造を示す断面図である。実施の形態の第３の実施例に係る可変抵抗層１２４の近傍における具体的構造を示す断面図である。実施の形態の第４の実施例に係る可変抵抗層１２４の近傍における具体的構造を示す断面図である。実施の形態の第５の実施例に係る可変抵抗層１２４の近傍における具体的構造を示す断面図である。実施の形態の第６の実施例に係る可変抵抗層１２４の近傍における具体的構造を示す断面図である。実施の形態の第７の実施例に係る可変抵抗層１２４の近傍における具体的構造を示す断面図である。比較例に係る可変抵抗層１２４Ｃの具体的な濃度分布を示す図である。第１の実施例に係る可変抵抗層１２４の具体的な濃度分布を示す図である。第１〜第３の比較例、及び第１、第２の実施例Ａ、Ｂにおける書込状態にある可変抵抗素子Ｒの抵抗値Ｒｏｎ、及び消去状態にある可変抵抗素子Ｒの抵抗値Ｒｏｆｆを示す図である。第１〜第３の比較例、及び第１、第２の実施例Ａ、Ｂにおける可変抵抗素子Ｒに対する書込動作に必要とされる電圧Ｖｓｅｔ、及び消去動作に必要とされる電圧Ｖｒｅｓｅｔを示す図である。第１〜第３の比較例、及び第１、第２の実施例Ａ、Ｂにおける可変抵抗素子Ｒに対する書込動作に必要とされる電流Ｉｓｅｔを示す図である。第１〜第３の比較例、及び第１、第２の実施例Ａ、Ｂにおける可変抵抗素子Ｒに対する消去動作に必要とされる電流Ｉｒｅｓｅｔを示す図である。

以下、図面を参照して、本発明に係る半導体記憶装置の一の実施の形態について説明する。

図１は、実施の形態に係る半導体記憶装置のブロック図である。実施の形態に係る半導体記憶装置は、図１に示すように、メモリセルアレイ１０、カラム制御回路２０、ロウ制御回路３０、データ入出力バッファ４０、アドレスレジスタ５０、コマンドＩ／Ｆ６０、ステートマシン７０、及びパルスジェネレータ８０を有する。

メモリセルアレイ１０は、図１に示すように、互いに交差するワード線ＷＬ、及びビット線ＢＬ、並びにワード線ＷＬ及びビット線ＢＬの交差部に配置されたメモリセルＭＣを有する。ワード線ＷＬは、Ｙ方向に所定ピッチをもって配列され、Ｘ方向に延びるように形成されている。ビット線ＢＬは、Ｘ方向に所定ピッチをもって配列され、Ｙ方向に延びるように形成されている。すなわち、メモリセルＭＣは、Ｘ方向及びＹ方向にて形成される面上にマトリクス状に配置されている。

メモリセルＭＣは、図１に示すように、直列接続された双方向ダイオードＤ、及び可変抵抗素子Ｒを有する。双方向ダイオードＤの一端は、ワード線ＷＬに接続され、その他端は、可変抵抗素子Ｒの一端に接続されている。可変抵抗素子Ｒの他端は、ビット線ＢＬに接続されている。可変抵抗素子Ｒは、抵抗値を変化させ、その抵抗値に基づいてデータを不揮発に記憶する。

双方向ダイオードＤは、メモリセルＭＣに印加される電圧の極性に従って双方向に電流を流すことが可能なように構成されたバイポーラ型素子である。

可変抵抗素子Ｒは、少なくとも二つの抵抗値、例えば、低抵抗状態と高抵抗状態に遷移する素子である。可変抵抗素子Ｒは、所定のパルス電圧を印加されると高抵抗状態から低抵抗状態へ遷移する（書き込み動作、セット動作）。また、可変抵抗素子Ｒは、セット動作と逆の極性のパルス電圧を印加されると低抵抗状態から高抵抗状態へ遷移する（消去動作、リセット動作）。

カラム制御回路２０は、メモリセルアレイ１０のビット線ＢＬを制御し、メモリセルＭＣのデータ消去（リセット動作）、メモリセルＭＣへのデータ書き込み（セット動作）、及びメモリセルＭＣからのデータ読み出しを行う。また、カラム制御回路２０は、電流制限回路２１を有する。電流制限回路２１は、ビット線ＢＬからメモリセルＭＣを介してワード線ＷＬに流れる電流を制限する。

ロウ制御回路３０は、メモリセルアレイ１０のワード線ＷＬを選択し、メモリセルＭＣのデータ消去（リセット動作）、メモリセルＭＣへのデータ書き込み（セット動作）、及びメモリセルＭＣからのデータ読み出しに必要な電圧を印加する。また、ロウ制御回路３０は、電流制限回路３１を有する。電流制限回路３１は、ワード線ＷＬからメモリセルＭＣを介してビット線ＢＬに流れる電流を制限する。

データ入出力バッファ４０は、図示しない外部のホストにＩ／Ｏ線を介して接続され、書き込みデータの受け取り、消去命令の受け取り、読み出しデータの出力、アドレスデータやコマンドデータの受け取りを行う。データ入出力バッファ４０は、受け取った書き込みデータをカラム制御回路２０に送り、カラム制御回路２０から読み出したデータを受け取って外部に出力する。

アドレスレジスタ５０は、外部からデータ入出力バッファ４０に供給されたアドレスを、カラム制御回路２０及びロウ制御回路３０に送る。

コマンド・インターフェイス６０は、ホストからデータ入出力バッファ４０に供給されたコマンドを受け付ける。コマンド・インターフェイス６０は、ホストからの外部制御信号を受け、データ入出力バッファ４０に入力されたデータが書き込みデータかコマンドかアドレスかを判断し、コマンドであれば受け取りコマンド信号としてステートマシン７０に転送する。

ステートマシン７０は、この不揮発性メモリ全体の管理を行うもので、ホストからのコマンドを受け付け、読み出し、書き込み、消去、データの入出力管理等を行う。また、外部のホストは、ステートマシン７０が管理するステータス情報を受け取り、動作結果を判断することも可能である。また、このステータス情報は書き込み、消去の制御にも利用される。

パルスジェネレータ８０は、ステートマシン７０によって制御される。この制御により、パルスジェネレータ８０は、任意の電圧、任意のタイミングのパルスを出力することが可能となる。ここで、形成されたパルスはカラム制御回路２０及びロウ制御回路３０で選択された任意の配線へ転送することが可能である。なお、メモリセルアレイ１０以外の周辺回路素子は配線層に形成されたメモリセルアレイ１０の直下のＳｉ基板に形成可能であり、これにより、この不揮発性メモリのチップ面積は、略メモリセルアレイ１０の面積に等しくすることも可能である。

次に、図２を参照して、実施の形態に係るメモリセルアレイ１０の積層構造を詳細に説明する。図２は、メモリセルアレイ１０を示す斜視図である。メモリセルアレイ１０は、いわゆる、クロスポイント型にて構成されている。

メモリセルアレイ１０は、図２に示すように、下層から上層へと、第１導電層１１、メモリ層１２、及び第２導電層１３を有する。第１導電層１１は、ワード線ＷＬとして機能する。メモリ層１２は、メモリセルＭＣとして機能する。第２導電層１３は、ビット線ＢＬとして機能する。

第１導電層１１は、図２に示すように、Ｙ方向に所定ピッチをもって、Ｘ方向に延びるストライプ状に形成されている。第１導電層１１は、熱に強く、且つ抵抗値の低い材料が望ましく、例えば、タングステン（Ｗ）、タングステンシリサイド（ＷＳｉ）、ニッケルシリサイド（ＮｉＳｉ）、コバルトシリサイド（ＣｏＳｉ）のいずれかにて構成されている。

メモリ層１２は、図２に示すように、第１導電層１１上に設けられ、Ｘ方向及びＹ方向にマトリクス状に配列されている。

第２導電層１３は、図２に示すように、Ｘ方向に所定ピッチをもって、Ｙ方向に延びるストライプ状に形成されている。第２導電層１３は、メモリ層１２の上面に接するように形成されている。第２導電層１３は、熱に強く、且つ抵抗値の低い材料が望ましく、例えば、タングステン（Ｗ）、タングステンシリサイド（ＷＳｉ）、ニッケルシリサイド（ＮｉＳｉ）、コバルトシリサイド（ＣｏＳｉ）のいずれかにて構成されている。

次に、図３を参照して、詳細にメモリ層１２の積層構造について説明する。図３は、図２の断面図である。メモリ層１２は、図３に示すように、下層から上層へと、電極層１２１、ダイオード層１２２、電極層１２３、可変抵抗層１２４、及び電極層１２５を有する。

電極層１２１は、第１導電層１１の上面に形成されている。電極層１２１は、例えば、チタン（Ｔｉ）、又は窒化チタン（ＴｉＮ_ｘ）にて構成されている。或いは、電極層１２１は、例えば、タングステン（Ｗ）、又は窒化タングステン（ＷＮ_ｘ）にて構成されている。

ダイオード層１２２は、電極層１２１の上面に形成されている。ダイオード層１２２は、双方向ダイオードＤとして機能する。電極層１２３は、ダイオード層１２２の上面に形成されている。電極層１２３は、電極層１２１と同様の材料にて構成されている。

可変抵抗層１２４は、電極層１２３と電極層１２５との間に形成されている。可変抵抗層１２４は、可変抵抗素子Ｒとして機能する。すなわち、可変抵抗層１２４は、Ｚ方向に印加される電圧により低抵抗状態と高抵抗状態との間で抵抗値を変化させるように構成されている。可変抵抗層１２４は、遷移金属酸化物（例えば、酸化ハフニウム（ＨｆＯｘ））にて構成されている。そして、以下に詳しく説明するように、遷移金属酸化物を構成する遷移金属と酸素の割合は、Ｚ方向（深さ方向）に沿って１：１から１：２の間で変化する。

上記の可変抵抗層１２４の酸素の濃度勾配により、可変抵抗層１２４は、酸素の濃度勾配が略ない場合（略一定の遷移金属と酸素濃度との割合の場合）と比較して、動作マージンを大きくとれると共に、消費電力を低く抑えることができる。なお、これら効果の詳細については、後述する。

電極層１２５は、可変抵抗層１２４と第２導電層１３の間に形成されている。電極層１２５は、電極層１２１と同様の材料にて構成されている。

次に、図４Ａ〜図４Ｇを参照して、実施の形態の第１〜第７の実施例に係る可変抵抗層１２４近傍の具体的構造を説明する。

図４Ａに示す第１の実施例において、可変抵抗層１２４は、電極層１２３の上面に接し、且つ電極層１２５の下面に接するように形成されている。可変抵抗層１２４は、酸化ハフニウム（ＨｆＯ_ｘ）にて構成されている。可変抵抗層１２４に含まれるハフニウム（Ｈｆ）に対する酸素の濃度は、電極層１２３の近い側ほど低く、電極層１２５に近い側ほど高い。図４Ａに示す例では、電極層１２３の近い側で可変抵抗層１２４は主にＨｆＯにて構成され、電極層１２５の近い側で可変抵抗層１２４は主にＨｆＯ_２にて構成されている。可変抵抗層１２４は、ハフニウム以外の遷移金属により構成されていてもよく、例えば、ＭｎＡｌＯ、又はＣｏＡｌＯにて構成されていてもよい。

図４Ｂに示す第２の実施例において、可変抵抗層１２４は、電極層１２５の下面に接するように形成されている。また、第２の実施例において、メモリ層１２は、電極層１２３の上面に接し、且つ可変抵抗層１２４の下面に接するバリアメタル層１２６を有する。バリアメタル層１２６は、可変抵抗層１２４に含まれる原子が電極層１２３へ拡散することを防止する機能を有する。バリアメタル層１２６は、例えば、酸化チタン（ＴｉＯ_ｘ）にて構成されている。可変抵抗層１２４は、第１の実施例と同様の材料にて構成されている。

図４Ｃに示す第３の実施例において、可変抵抗層１２４は、電極層１２３の上面に接するように形成されている。また、第３の実施例において、メモリ層１２は、電極層１２５の下面に接し、且つ可変抵抗層１２４の上面に接するバリアメタル層１２６を有する。可変抵抗層１２４及びバリアメタル層１２６は、各々、第１の実施例及び第２の実施例と同様の材料にて構成されている。

図４Ｄに示す第４の実施例において、可変抵抗層１２４は、電極層１２５の下面に接するように形成されている。また、第４の実施例において、メモリ層１２は、電極層１２３の上面に接し、且つ可変抵抗層１２４の下面に接するバッファ層１２７を有する。バッファ層１２７は、Ｚ方向に印加される電圧に応じて可変抵抗層１２４に含まれる酸素を取り込むか又は放出する機能を有する。バッファ層１２７は、形成された直後は酸化シリコン（ＳｉＯ_ｘ）により構成され、その後に可変抵抗層１２４に含まれるハフニウム（Ｈｆ）を取り込んでＨｆＳｉＯ_ｘとなる。また、バッファ層１２７は、ＳｉＯ_ｘの代わりにＡｌＯ_ｘ、ＡｌＮ、ＳｉＮのいずれかで構成されていても良い。可変抵抗層１２４は、第１の実施例と同様の材料にて構成されている。

上記のバッファ層１２７は、複数の可変抵抗層１２４の間の抵抗値のバラツキを抑える。したがって、バッファ層１２７を有するメモリ層１２の歩留まりは、バッファ層１２７を有さないメモリ層１２の歩留まりよりも高い。さらに、ＡｌＯ_ｘにて構成されたバッファ層１２７を有するメモリ層１２の歩留まりは、ＳｉＯ_ｘにて構成されたバッファ層１２７を有するメモリ層１２の歩留まりよりも高い。

また、上記のバッファ層１２７を含むメモリ層１２を備えたメモリセルＭＣにおいて、書込動作と読出動作を実行可能な回数（最大サイクル数）は、バッファ層１２７を含まないメモリ層１２を備えたメモリセルＭＣにおける最大サイクル数よりも大きい。さらに、ＡｌＯ_ｘにて構成されたバッファ層１２７を含むメモリ層１２を備えたメモリセルＭＣにおける最大サイクル数は、ＳｉＯ_ｘにて構成されたバッファ層１２７を含むメモリ層１２を備えたメモリセルＭＣにおける最大サイクル数よりも大きい。また、バッファ層１２７は、電圧印加によって酸素イオンが移動した状態を保持することができるので、メモリセルＭＣの記憶保持特性は改善される。

図４Ｅに示す第５の実施例において、可変抵抗層１２４は、電極層１２３の上面に接するように形成されている。また、第５の実施例において、メモリ層１２は、電極層１２５の下面に接し、且つ可変抵抗層１２４の上面に接するバッファ層１２７を有する。可変抵抗層１２４及びバッファ層１２７は、各々、第１の実施例及び第４の実施例と同様の材料にて構成されている。

図４Ｆに示す第６の実施例において、メモリ層１２は、可変抵抗層１２４と共に、上述したバリアメタル層１２６及びバッファ層１２７を有する。バリアメタル層１２６は、電極層１２３の上面に接するように形成されている。可変抵抗層１２４は、バリアメタル層１２６の上面に接し、且つバッファ層１２７の下面に接するように形成されている。可変抵抗層１２４、バリアメタル層１２６及びバッファ層１２７は、各々、第１の実施例、第２の実施例及び第４の実施例と同様の材料にて構成されている。

図４Ｇに示す第７の実施例において、第６の実施例と同様に、メモリ層１２は、可変抵抗層１２４と共に、上述したバリアメタル層１２６及びバッファ層１２７を有する。バッファ層１２７は、電極層１２３の上面に接するように形成されている。可変抵抗層１２４は、バッファ層１２７の上面に接し、且つバリアメタル層１２６の下面に接するように形成されている。可変抵抗層１２４、バリアメタル層１２６及びバッファ層１２７は、各々、第１の実施例、第２の実施例及び第４の実施例と同様の材料にて構成されている。

次に、図５Ａ及び図５Ｂを参照して、比較例に係る可変抵抗層１２４Ｃ、及び上記の第１の実施例に係る可変抵抗層１２４の具体的な濃度分布について説明する。ここで、比較例に係る可変抵抗層１２４Ｃにおける遷移金属と酸素の割合は、第１の実施例と比較して深さ方向に沿って変化せず、略１：２の遷移金属と酸素の割合（ＨｆＯ_２）を有するものとする。図５Ａ及び図５Ｂは、シリコン基板（Ｓｉ）にハフニウム（Ｈｆ）、及び酸素（Ｏ）を堆積した状態における深さ方向の濃度分布を示す。

図５Ａの領域ＡＲに示すように、比較例においては、ハフニウム濃度と酸素濃度との割合は、深さ方向に沿って略一定（１：２）となっている。一方、図５Ｂに示すように、第１の実施例においては、酸素濃度とハフニウム濃度の割合は、深さ方向に沿って１：１から１：２の間で変化している。

次に、図５Ｂに示す第１の実施例に係る電極層１２３、可変抵抗層１２４、及び電極層１２５を形成する製造工程について説明する。先ず、ＴｉＮを用いたスパッタリングにより、電極層１２３が形成される（例えば、Ｔｉ：Ｎ＝１：１、２５０℃）。次に、第１乃至第３製造方法のいずれかにより、可変抵抗層１２４が形成される。第１製造方法においては、スパッタリングにてハフニウム金属が堆積される。その後、第１製造方法においては、プラズマアニール（ＰＡ：Plasma Annealing）にてハフニウム金属の表面が酸化される。この第１製造方法により、ハフニウム金属の上部（表面）はＨｆＯ_２となる一方、ハフニウム金属の下部は酸素が欠乏したＨｆＯとなる。すなわち、可変抵抗層１２４が形成される。第２製造方法においては、基板温度を２００℃とし、酸素のない雰囲気中で、酸化ハフニウムターゲットを用いたスパッタリングが実行される。その後、第２製造方法において、堆積された酸化ハフニウムの表面がＰＡにより酸化され、これにより可変抵抗層１２４が形成される。第３製造方法においては、基板温度を２００℃とし、はじめに酸素のない雰囲気中で酸化ハフニウムターゲットを用いたスパッタリングが実行される。その後、第３製造方法において、酸素雰囲気中で酸化ハフニウムターゲットを用いたスパッタリングが実行され、これにより可変抵抗層１２４が形成される。続いて、第１乃至第３製造方法の後、可変抵抗層１２４は、６００℃、３０分、窒素雰囲気中でアニールされる。そして、ＴｉＮを用いたスパッタリングにより、電極層１２５が形成される（例えば、Ｔｉ：Ｎ＝１：１、２５０℃）。

また、バッファ層１２７を形成する場合には、可変抵抗層１２４の形成後、電極層１２５の形成前に、アルミニウム金属が堆積された後、酸素雰囲気中で３００℃のアニールが実行される。或いは、可変抵抗層１２４の形成後、電極層１２５の形成前に、基板温度を２５０℃とし、原子層蒸着（ＡＬＤ：Atomic Layer Deposition）でＡｌＯｘが成膜された後、ＡｌＯｘはオゾンを導入され、又はＡｌＯｘは酸素プラズマに曝される。これにより、バッファ層１２７が形成される。

次に、図６Ａ〜図６Ｄを参照して、第１〜第３の比較例、及び第１、第２の実施例における各種動作パラメータについて説明する。第１の比較例に係るメモリ層１２は、遷移金属に対する酸素濃度の割合が略一定である可変抵抗層１２４Ｃを有し、バッファ層１２７Ａ、１２７Ｂを有していない。第２の比較例に係るメモリ層１２は、可変抵抗層１２４Ｃ、及びＡｌＯ_ｘにて構成されたバッファ層１２７Ａを有する。第３の比較例に係るメモリ層１２は、可変抵抗層１２４Ｃ、及びＳｉＯ_ｘにて構成されたバッファ層１２７Ｂを有する。第１の実施例に係るメモリ層１２は、遷移金属に対する酸素濃度の割合が深さ方向に沿って大きく変化する可変抵抗層１２４を有し、バッファ層１２７Ａ、１２７Ｂを有していない。第２の実施例に係るメモリ層１２は、可変抵抗層１２４を有し、バッファ層１２７Ａ（ＡｌＯ_ｘ）、１２７Ｂ（ＳｉＯ_ｘ）のいずれかを有する。なお、図６Ａ〜図６Ｄにおいては、バッファ層１２７Ａを有する第２の実施例を第２の実施例Ａとし、バッファ層１２７Ｂを有する第２の実施例を第２の実施例Ｂとする。また、図６Ｃ及び図６Ｄにおいて、「250nm TEG」は、２５０ｎｍの厚みを有する可変抵抗層１２４、１２４Ｃに流れる電流の測定値を示し、「Normalized to 43nm」は、その測定結果に基づき４３ｎｍの厚みを有する可変抵抗層１２４、１２４Ｃを流れる電流を見積もった値を示す。

図６Ａは、書込状態にある可変抵抗素子Ｒの抵抗値Ｒｏｎ、及び消去状態にある可変抵抗素子Ｒの抵抗値Ｒｏｆｆを示す。図６Ａに示すように、第１、第２実施例Ａ、Ｂの抵抗値Ｒｏｎと抵抗値Ｒｏｆｆの差は、第１〜第３比較例の抵抗値Ｒｏｎと抵抗値Ｒｏｆｆの差よりも大きい。したがって、第１、第２実施例Ａ、Ｂは、第１〜第３比較例よりも動作マージンを大きくとることができる。すなわち、第１、第２実施例Ａ、Ｂは、誤書き込みの発生を抑制することができる。

図６Ｂは、可変抵抗素子Ｒに対する書込動作に必要とされる電圧Ｖｓｅｔ、及び消去動作に必要とされる電圧Ｖｒｅｓｅｔを示す。図６Ｂに示すように、第１、第２実施例Ａ、Ｂの電圧Ｖｓｅｔ及び電圧Ｖｒｅｓｅｔは、共に第１〜第３比較例の電圧Ｖｓｅｔ及び電圧Ｖｒｅｓｅｔよりも小さい。

図６Ｃは、可変抵抗素子Ｒに対する書込動作に必要とされる電流Ｉｓｅｔを示す。図６Ｃに示すように、第１、第２実施例Ａ、Ｂの電流Ｉｓｅｔは、第１〜第３比較例の電流Ｉｓｅｔよりも小さい。

図６Ｄは、可変抵抗素子Ｒに対する消去動作に必要とされる電流Ｉｒｅｓｅｔを示す。図６Ｄに示すように、実施例の電流Ｉｒｅｓｅｔは、比較例よりも小さい。以上、図６Ｂ〜図６Ｄに示したように、第１、第２実施例Ａ、Ｂの実施例の電圧Ｖｓｅｔ、Ｖｒｅｓｅｔ、及び電流Ｉｓｅｔ、Ｉｒｅｓｅｔは、全て第１〜第３比較例のそれらよりも小さい。すなわち、第１、第２実施例Ａ、Ｂは、第１〜第３比較例よりも消費電力を低く抑えることができる。

以上、本発明の実施の形態を説明したが、本発明はこれらに限定されるものではなく、発明の趣旨を逸脱しない範囲内において、種々の変更、追加、組み合わせ等が可能である。

１０…メモリセルアレイ、２０…カラム制御回路、３０…ロウ制御回路、４０…データ入出力バッファ、５０…アドレスレジスタ、６０…コマンドＩ／Ｆ、７０…ステートマシン、８０…パルスジェネレータ。

Claims

第１配線と第２配線との間に配置され且つ可変抵抗素子とスイッチング素子を直列接続してなるメモリセルを備えた半導体記憶装置において、
前記可変抵抗素子は、
低抵抗状態と高抵抗状態との間で抵抗値を変化させるように構成された可変抵抗層を備え、
前記可変抵抗層は、遷移金属酸化物にて構成され、
前記遷移金属酸化物を構成する遷移金属と酸素の割合は、前記第１配線から前記第２配線へ向かう第１方向に沿って１：１から１：２までの間で変化する
ことを特徴とする半導体記憶装置。
前記可変抵素子は、
前記可変抵抗層の一端に接するように形成され且つ前記第１方向に沿って印加される電圧に応じて前記可変抵抗層に含まれる酸素を取り込むバッファ層を更に備える
ことを特徴とする請求項１記載の半導体記憶装置。
前記遷移金属酸化物は、ハフニウムを含む
ことを特徴とする請求項１又は請求項２に記載の半導体記憶装置。
前記バッファ層は、遷移金属を含む
ことを特徴とする請求項２に記載の半導体記憶装置。
前記スイッチング素子は、前記メモリセルに印加される電圧の極性に従って双方向に電流を流すことが可能なように構成されたバイポーラ型素子である
ことを特徴とする請求項１乃至請求項４のいずれか１項に記載の半導体記憶装置。