KR102029908B1 - 반도체 장치 및 그 제조 방법, 이 반도체 장치를 포함하는 마이크로 프로세서, 프로세서, 시스템, 데이터 저장 시스템 및 메모리 시스템 - Google Patents
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Abstract
반도체 장치 및 그 제조 방법이 제공된다. 본 발명의 일 실시예에 따른 반도체 장치는, 제1 도전층; 제2 도전층; 및 상기 제1 도전층과 상기 제2 도전층 사이에 개재되고, 질소 도핑된(N-doped) 제1 금속 산화물층 및 상기 질소 도핑된 제1 금속 산화물층보다 산소 공공 밀도가 높은 제2 금속 산화물층을 포함하는 가변 저항 소자를 포함한다.
Description
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로, 보다 상세하게는 인가되는 전압 또는 전류에 따라 서로 다른 저항 상태 사이에서 스위칭하는 가변 저항 소자를 포함할 수 있는 반도체 장치 및 그 제조 방법에 관한 것이다.
최근 전자기기의 소형화, 저전력화, 고성능화, 다양화 등에 따라, 컴퓨터, 휴대용 통신기기 등 다양한 전자기기에서 정보를 저장할 수 있는 반도체 장치가 요구되고 있으며, 이에 대한 연구가 진행되고 있다. 이러한 반도체 장치로는 인가되는 전압 또는 전류에 따라 서로 다른 저항 상태 사이에서 스위칭하는 특성을 이용하여 데이터를 저장하는 반도체 장치 예컨대, RRAM(Resistive Random Access Memory), PRAM(Phase-change Random Access Memory), FRAM(Ferroelectric Random Access Memory), MRAM(Magnetic Random Access Memory), 이-퓨즈(E-fuse) 등이 있다.
본 발명이 해결하려는 과제는, 가변 저항 소자의 스위칭 특성을 향상시킬 수 있는 반도체 장치 및 그 제조 방법을 제공하는 것이다.
상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 반도체 장치는, 제1 도전층; 제2 도전층; 및 상기 제1 도전층과 상기 제2 도전층 사이에 개재되고, 질소 도핑된(N-doped) 제1 금속 산화물층 및 상기 질소 도핑된 제1 금속 산화물층보다 산소 공공 밀도가 높은 제2 금속 산화물층을 포함하는 가변 저항 소자를 포함한다.
또한, 상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법은, 제1 도전층을 형성하는 단계; 상기 제1 도전층 상에 질소 도핑된 제1 금속 산화물층을 형성하는 단계; 상기 질소 도핑된 제1 금속 산화물층 상에 상기 질소 도핑된 제1 금속 산화물층보다 산소 공공 밀도가 높은 제2 금속 산화물층을 형성하는 단계; 및 상기 제2 금속 산화물층 상에 제2 도전층을 형성하는 단계를 포함한다.
또한, 상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 마이크로프로세서는, 외부로부터 명령을 포함하는 신호를 수신받아 상기 명령의 추출이나 해독, 입력이나 출력의 제어를 수행하는 제어부; 상기 제어부가 명령을 해독한 결과에 따라서 연산을 수행하는 연산부; 및 상기 연산을 수행하는 데이터, 상기 연산을 수행한 결과에 대응하는 데이터 및 상기 연산을 수행하는 데이터의 주소 중 하나 이상을 저장하는 기억부를 포함하고, 상기 기억부는, 제1 도전층; 제2 도전층; 및 상기 제1 도전층과 상기 제2 도전층 사이에 개재되고, 질소 도핑된(N-doped) 제1 금속 산화물층 및 상기 질소 도핑된 제1 금속 산화물층보다 산소 공공 밀도가 높은 제2 금속 산화물층을 포함하는 가변 저항 소자를 포함한다.
또한, 상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 프로세서는, 외부로부터 입력된 명령에 따라 데이터를 이용하여 상기 명령에 대응하는 연산을 수행하는 코어부; 상기 연산을 수행하는 데이터, 상기 연산을 수행한 결과에 대응하는 데이터 및 상기 연산을 수행하는 데이터의 주소 중 하나 이상을 저장하는 캐시 메모리부; 및 상기 코어부와 상기 캐시 메모리부 사이에 연결되고, 상기 코어부와 상기 캐시 메모리부 사이에 데이터를 전송하는 버스 인터페이스를 포함하고, 상기 캐시 메모리부는, 제1 도전층; 제2 도전층; 및 상기 제1 도전층과 상기 제2 도전층 사이에 개재되고, 질소 도핑된(N-doped) 제1 금속 산화물층 및 상기 질소 도핑된 제1 금속 산화물층보다 산소 공공 밀도가 높은 제2 금속 산화물층을 포함하는 가변 저항 소자를 포함한다.
또한, 상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 시스템은, 외부로부터 입력된 명령을 해석하고 상기 명령을 해석한 결과에 따라 정보의 연산을 제어하는 프로세서; 상기 명령을 해석하기 위한 프로그램, 상기 정보를 저장하기 위한 보조기억장치; 상기 프로그램을 실행할 때 상기 프로세서가 상기 프로그램 및 상기 정보를 이용해 상기 연산을 수행할 수 있도록 상기 보조기억장치로부터 상기 프로그램 및 상기 정보를 이동시켜 저장하는 주기억장치; 및 상기 프로세서, 상기 보조기억장치 및 상기 주기억장치 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스 장치를 포함하고, 상기 보조기억장치 및 상기 주기억장치 중 하나 이상은, 제1 도전층; 제2 도전층; 및 상기 제1 도전층과 상기 제2 도전층 사이에 개재되고, 질소 도핑된(N-doped) 제1 금속 산화물층 및 상기 질소 도핑된 제1 금속 산화물층보다 산소 공공 밀도가 높은 제2 금속 산화물층을 포함하는 가변 저항 소자를 포함한다.
또한, 상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 데이터 저장 시스템은, 데이터를 저장하며 공급되는 전원에 관계없이 저장된 데이터가 유지되는 저장 장치; 외부로부터 입력된 명령에 따라 상기 저장 장치의 데이터 입출력을 제어하는 컨트롤러; 상기 저장 장치와 외부 사이에 교환되는 데이터를 임시로 저장하는 임시 저장 장치; 및 상기 저장 장치, 상기 컨트롤러 및 상기 임시 저장 장치 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스를 포함하고, 상기 저장 장치 및 상기 임시 저장 장치 중 하나 이상은, 제1 도전층; 제2 도전층; 및 상기 제1 도전층과 상기 제2 도전층 사이에 개재되고, 질소 도핑된(N-doped) 제1 금속 산화물층 및 상기 질소 도핑된 제1 금속 산화물층보다 산소 공공 밀도가 높은 제2 금속 산화물층을 포함하는 가변 저항 소자를 포함한다.
또한, 상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 메모리 시스템은, 데이터를 저장하며 공급되는 전원에 관계없이 저장된 데이터가 유지되는 메모리; 외부로부터 입력된 명령에 따라 상기 저장 장치의 데이터 입출력을 제어하는 메모리 컨트롤러; 상기 메모리와 외부 사이에 교환되는 데이터를 버퍼링하기 위한 버퍼 메모리; 및 상기 메모리, 상기 메모리 컨트롤러 및 상기 버퍼 메모리 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스를 포함하고, 상기 메모리 및 상기 버퍼 메모리 중 하나 이상은, 제1 도전층; 제2 도전층; 및 상기 제1 도전층과 상기 제2 도전층 사이에 개재되고, 질소 도핑된(N-doped) 제1 금속 산화물층 및 상기 질소 도핑된 제1 금속 산화물층보다 산소 공공 밀도가 높은 제2 금속 산화물층을 포함하는 가변 저항 소자를 포함한다.
상술한 본 발명에 의한 반도체 장치 및 그 제조 방법에 의하면, 가변 저항 소자의 스위칭 특성을 향상시킬 수 있다.
도 1a 및 도 1b는 본 발명의 일 실시예에 따른 가변 저항 소자 및 그 특성을 설명하기 위한 도면이다.
도 2a 및 도 2b는 비교예의 가변 저항 소자 및 그 특성을 설명하기 위한 도면이다.
도 3a 내지 도 3c는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 도면이다.
도 4a 내지 도 4c는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 도면이다.
도 5a는 본 발명의 일 실시예에 따른 반도체 장치를 설명하기 위한 사시도이고, 도 5b는 도 5a의 장치에서 쓰기 동작시 하부 배선 및 상부 배선에 인가되는 전압을 나타낸 도면이다.
도 6은 본 발명의 일 실시예에 따른 마이크로프로세서(1000)의 구성도이다.
도 7은 본 발명의 일 실시예에 따른 프로세서(1100)의 구성도이다.
도 8은 본 발명의 일 실시예에 따른 시스템(1200)의 구성도이다.
도 9는 본 발명의 일 실시예에 따른 데이터 저장 시스템(1300)의 구성도이다.
도 10은 본 발명의 일 실시예에 따른 메모리 시스템(1400)의 구성도이다.
도 2a 및 도 2b는 비교예의 가변 저항 소자 및 그 특성을 설명하기 위한 도면이다.
도 3a 내지 도 3c는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 도면이다.
도 4a 내지 도 4c는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 도면이다.
도 5a는 본 발명의 일 실시예에 따른 반도체 장치를 설명하기 위한 사시도이고, 도 5b는 도 5a의 장치에서 쓰기 동작시 하부 배선 및 상부 배선에 인가되는 전압을 나타낸 도면이다.
도 6은 본 발명의 일 실시예에 따른 마이크로프로세서(1000)의 구성도이다.
도 7은 본 발명의 일 실시예에 따른 프로세서(1100)의 구성도이다.
도 8은 본 발명의 일 실시예에 따른 시스템(1200)의 구성도이다.
도 9는 본 발명의 일 실시예에 따른 데이터 저장 시스템(1300)의 구성도이다.
도 10은 본 발명의 일 실시예에 따른 메모리 시스템(1400)의 구성도이다.
이하에서는, 본 발명의 가장 바람직한 실시예가 설명된다. 도면에 있어서, 두께와 간격은 설명의 편의를 위하여 표현된 것이며, 실제 물리적 두께에 비해 과장되어 도시될 수 있다. 본 발명을 설명함에 있어서, 본 발명의 요지와 무관한 공지의 구성은 생략될 수 있다. 각 도면의 구성요소들에 참조 번호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다.
도 1a 및 도 1b는 본 발명의 일 실시예에 따른 가변 저항 소자 및 그 특성을 설명하기 위한 도면이고, 도 2a 및 도 2b는 비교예의 가변 저항 소자 및 그 특성을 설명하기 위한 도면이다. 본 발명의 일 실시예에 따른 가변 저항 소자의 효과를 명확히 드러내기 위하여 비교예의 가변 저항 소자 및 그 특성에 관하여 먼저 설명하기로 한다.
먼저, 도 2a를 참조하면, 비교예의 가변 저항 소자(20)는 제1 금속 산화물층(210) 및 제2 금속 산화물층(220)의 적층 구조물을 포함한다.
제2 금속 산화물층(220)은 Ti 산화물, Ta 산화물, Fe 산화물, W 산화물, Hf 산화물, Nb 산화물, Zr 산화물, Ni 산화물 등과 같은 이원 산화물이나 PCMO(PrCaMn0) 등과 같은 삼성분계 이상의 산화물을 포함할 수 있다. 제2 금속 산화물층(220)은 다량의 산소 공공(Vo)을 포함할 수 있다. 예컨대, 제2 금속 산화물층(220)은 TiOx(여기서, x < 2), TaOy(여기서, y < 2.5) 등과 같이 화학양론비보다 산소가 부족한 금속 산화물을 포함할 수 있다. 이러한 제2 금속 산화물층(220)은 가변 저항 소자(20)의 양단에 인가되는 전압에 따라 산소 공공(Vo)을 제1 금속 산화물층(210)으로 공급하는 역할을 수행할 수 있다.
제1 금속 산화물층(210)은 Ti 산화물, Ta 산화물, Fe 산화물, W 산화물, Hf 산화물, Nb 산화물, Zr 산화물, Ni 산화물 등과 같은 이원 산화물이나 PCMO(PrCaMn0) 등과 같은 삼성분계 이상의 산화물을 포함할 수 있다. 제1 금속 산화물층(210)은 제2 금속 산화물층(220)에 비하여 산소 공공 밀도가 낮은 금속 산화물로서, 예컨대, TiO2, Ta2O5 등과 같이 화학양론비를 만족하는 금속 산화물을 포함할 수 있다. 제1 금속 산화물층(210)은 제2 금속 산화물층(220)의 산소 공공(Vo) 공급 여부에 따라 내부에 산소 공공(Vo)의 의한 전류 통로가 생성되거나 소멸되는 층에 해당한다.
가변 저항 소자(20)의 양단에 인가되는 전압에 따라 제2 금속 산화물층(220)의 산소 공공(Vo)이 제1 금속 산화물층(210)으로 공급되면 제1 금속 산화물층(210) 내에 산소 공공(Vo)에 의한 전류 통로가 생성되어 가변 저항 소자(20)는 저저항 상태에 있게 되고, 반대로, 제1 금속 산화물층(210)으로 산소 공공(Vo)이 공급되지 않거나 공급된 산소 공공(Vo)이 제거되면 전류 통로가 생성되지 않으므로 가변 저항 소자(20)는 고저항 상태에 있게 된다. 이와 같은 방식으로 가변 저항 소자(20)는 저저항 상태와 고저항 상태 사이에서 스위칭할 수 있다.
반면, 도 1a를 참조하면, 본 발명의 일 실시예에 따른 가변 저항 소자(10)는 질소 도핑된(N-doped) 제1 금속 산화물층(110) 및 제2 금속 산화물층(120)의 적층 구조물을 포함한다. 본 실시예의 가변 저항 소자(10)는 제1 금속 산화물층(110)에 질소가 도핑되어 있다는 점에서 비교예의 가변 저항 소자(20)와 상이하다.
여기서, 제1 금속 산화물층(110)에 함유된 질소는 제1 금속 산화물층(110)의 그레인(grain)이 성장하는 것을 방지하여 그레인 사이즈를 감소시킨다. 그레인 사이즈가 감소한다는 것은 곧 그레인 바운더리(grain boundary)의 수가 증가함을 의미한다. 특정 물질에 질소가 도핑되면 그레인 성장이 방지되어 그레인 사이즈가 감소함은 이미 알려져 있다. 예를 들어, 2003년 6월 10-12일자에 개시된 논문 "A novel cell technology using N-doped GeSbTe films for phase change RAM", VLSI Technology, 2003. Digest of Technical Papers. 2003 Symposium on, pp. 177-178에는, GST막에 질소가 도핑되는 경우 그레인 성장이 억제됨이 잘 나타나 있다.
따라서, 본 실시예의 질소 도핑된 제1 금속 산화물층(110)은 비교예의 제1 금속 산화물층(210)에 비하여 그레인 사이즈가 작고, 그레인 바운더리의 수는 많다. 이 때문에, 본 실시예의 가변 저항 소자(10)의 스위칭 특성은 비교예의 가변 저항 소자(20)에 비하여 보다 향상될 수 있다. 이에 대해서는 도 1b 및 도 2b를 참조하여 보다 상세히 설명하기로 한다.
도 1b 및 도 2b를 참조하면, 가변 저항 소자(10, 20)는 고저항 상태(HRS)와 저저항 상태(LRS) 사이에서 스위칭할 수 있다. 예컨대, 가변 저항 소자(10, 20)가 고저항 상태(HRS)에 있을 때, 가변 저항 소자(10, 20)의 양단에 인가되는 전압을 0V에서 플러스 방향으로 점차 증가시키면 소정 플러스 전압(Vw 참조)에서 가변 저항 소자(10, 20)의 고저항 상태(HRS)가 저저항 상태(LRS)로 변할 수 있다. 소정 플러스 전압에서 가변 저항 소자(10, 20)의 저항 상태가 변화하므로 이 전압을 쓰기 전압(Vw)이라고도 한다. 가변 저항 소자(10, 20)가 저저항 상태(LRS)로 변하면, 가변 저항 소자(10, 20)의 양단에 가변 저항 소자(10, 20)를 다시 고저항 상태(HRS)로 변화시키는 또다른 전압(미도시됨)이 인가되지 않는 한, 저저항 상태(LRS)를 유지한다. 미도시된 또다른 전압은 쓰기 전압(Vw)과 극성이 반대인 전압 예컨대, 소정 마이너스 전압일 수 있다.
가변 저항 소자(10, 20)의 저항 상태를 읽어내기 위한 리드 전압(Vr)은 대략 쓰기 전압(Vw)의 1/2 정도일 수 있다. 이 리드 전압(Vr)에서 고저항 상태(HRS)의 가변 저항 소자(10, 20)가 흘리는 전류 및 저저항 상태(LRS)의 가변 저항 소자(10, 20)가 흘리는 전류를 각각 오프 전류(Ioff) 및 온 전류(Ion)라 할 때, 오프 전류(Ioff)에 대한 온 전류(Ion)의 크기를 on/off로 표시하였다. 또한, 리드 전압(Vr)에서 저저항 상태(LRS)의 가변 저항 소자(10, 20)가 흘리는 전류(Ion)에 대한 쓰기 전압(Vw)에서 저저항 상태(LRS)의 가변 저항 소자(10, 20)가 흘리는 전류(Iw)의 크기를 Kw로 표시하였다.
여기서, 본 실시예의 가변 저항 소자(10)의 저항 상태 곡선은 비교예의 가변 저항 소자(20)의 저항 상태 곡선에 비하여 상대적으로 비선형적(non-linear)임을 알 수 있다. 이것은, 본 실시예의 질소 도핑된 제1 금속 산화물층(110)은 비교예의 제1 금속 산화물층(210)에 비하여 그레인 바운더리의 수가 더 많기 때문이다. 그레인 바운더리는 기본적으로 전류 흐름을 방해하므로, 질소 도핑된 제1 금속 산화물층(110)은 제1 금속 산화물층(210)에 비하여 더 큰 저항을 갖게 되며 특히, 저전압이 인가된 경우에 그러하다. 따라서, 저전압 범위 예컨대, 리드 전압(Vr) 이하의 범위에서 가변 저항 소자(10)를 흐르는 전류의 레벨은 가변 저항 소자(20)를 흐르는 전류의 레벨보다 낮아질 수 있다. 이러한 경우, 후술하는 크로스 포인트 구조의 반도체 장치(도 5a 및 도 5b 참조)를 구현하는 경우에 있어서, 비선택된 가변 저항 소자(10)로의 스니크 커런트(sneak current)가 감소하여 반도체 장치의 동작 특성이 향상될 수 있다. 스니크 커런트가 감소하므로 별도의 선택 소자 예컨대, 다이오드 등이 요구되지 않는 장점도 있다.
가변 저항 소자(10)의 비선형 특성 때문에, 리드 전압(Vr)에서 가변 저항 소자(10)의 오프 전류(Ioff)에 대한 온 전류(Ion)의 크기(on/off)는 비교예의 가변 저항 소자(20)에 비하여 커질 수 있다. 따라서, 가변 저항 소자(10)의 리드 마진은 가변 저항 소자(20)에 비하여 증가할 수 있다. 유사하게, 리드 전압(Vr)에서 저저항 상태(LRS)의 가변 저항 소자(10)가 흘리는 전류(Ion)에 대한 쓰기 전압(Vw)에서 저저항 상태(LRS)의 가변 저항 소자(10)가 흘리는 전류(Iw)의 크기(Kw)도 비교예의 가변 저항 소자(20)에 비하여 커질 수 있다.
게다가, 질소 도핑된 제1 금속 산화물층(110)은 제1 금속 산화물층(210)에 비하여 그레인 바운더리의 수가 더 많기 때문에, 비교예에 비하여 제2 금속 산화물층(120)의 산소 공공(Vo)은 제1 금속 산화물층(110)과의 계면에 집중될 수 있다. 다시 말하면, 제2 금속 산화물층(120)이 제1 금속 산화물층(110)과 인접한 제1 부분과 나머지 제2 부분을 포함한다고 할 때, 제1 부분의 산소 공공(Vo)의 밀도는 제2 부분보다 높게 된다. 이러한 경우, 제1 금속 산화물층(110)으로의 산소 공공(Vo) 공급이 원활하고 제1 금속 산화물층(110) 내에 생성되는 전류 통로의 개수가 증가할 수 있다. 그에 따라, 스위칭 속도가 증가할 수 있다. 결과적으로, 가변 저항 소자(10)의 스위칭 특성이 더욱 향상될 수 있다.
도 3a 내지 도 3c는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 도면이다.
도 3a를 참조하면, 제1 도전층(300)을 형성한다. 제1 도전층(300)은 후술하는 제2 도전층(도 3c의 330 참조)과 함께 가변 저항 소자에 전압을 인가하기 위한 것으로서, 도전성 물질 예컨대, 백금(Pt), 텅스텐(W), 알루미늄(Al), 구리(Cu), 탄탄륨(Ta) 등의 금속이나, 티타늄질화물(TiN), 탄탈륨질화물(TaN) 등의 금속 질화물을 포함할 수 있다.
이어서, 제1 도전층(300) 상에 제1 금속 산화물층(310)을 형성한다. 제1 금속 산화물층(310)은 산소 공공 밀도가 낮은 금속 산화물 예컨대, 화학양론비를 만족하는 금속 산화물을 포함할 수 있다. 제1 금속 산화물층(310)은 예컨대, CVD(Chemical Vapor Deposition), ALD(Atomic Layer Deposition) 등의 증착 방식으로 형성될 수 있다.
이어서, 제1 금속 산화물층(310) 상에 제2 금속 산화물층(320)을 형성한다. 제2 금속 산화물층(320)은 제1 금속 산화물층(310)에 비하여 산소 공공 밀도가 높은 금속 산화물 예컨대, 화학양론비보다 산소가 부족한 금속 산화물을 포함할 수 있다. 제2 금속 산화물층(320)은 예컨대, PVD(Physical Vapor Deposition) 등의 증착 방식으로 형성될 수 있다.
도 3b를 참조하면, 제1 금속 산화물층(310)으로 질소(N)를 임플란트(implant)하여 질소 도핑된 제1 금속 산화물층(312)을 형성한다. 질소 도핑된 제1 금속 산화물층(312)은 도 1a의 질소 도핑된 제1 금속 산화물층(110)과 실질적으로 동일할 수 있다. 본 임플란트 공정시 제2 금속 산화물층(320)은 일종의 버퍼로서의 기능을 수행할 수 있으며, 상대적으로 얇은 두께를 가질 수 있다. 임플란트 과정에서 제2 금속 산화물층(320)으로도 소량의 질소가 도핑되는 등 제2 금속 산화물층(320)의 화학적 또는 물리적 특성이 변경될 수 있으므로, 이를 이하, 임플란트된 제2 금속 산화물층(322)이라 하기로 한다.
도 3c를 참조하면, 임플란트된 제2 금속 산화물층(322) 상에 제3 금속 산화물층(324)을 형성한다. 제3 금속 산화물층(324)은 제2 금속 산화물층(320)과 동일한 금속 산화물로 형성될 수 있고, 동일한 증착 방식으로 형성될 수 있다. 임플란트된 제2 금속 산화물층(322) 및 제3 금속 산화물층(324)은 도 1a의 제2 금속 산화물층(120)과 실질적으로 동일할 수 있다. 제3 금속 산화물층(324)은 원하는 정도의 산소 공공 함량을 만족시키도록 버퍼로 기능하는 제2 금속 산화물층(320)보다 상대적으로 두꺼운 두께로 형성될 수 있다.
이어서, 제3 금속 산화물층(324) 상에 제2 도전층(330)을 형성한다.
이로써, 도 1a와 실질적으로 동일한 가변 저항 소자 및 가변 저항 소자의 양단에 전압을 인가하기 위한 도전층들을 형성할 수 있다.
도 4a 내지 도 4c는 본 발명의 다른 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 도면이다.
도 4a를 참조하면, 제1 도전층(400)을 형성한 후, 제1 도전층(400) 상에 제1 금속 산화물층(410)을 형성한다. 제1 금속 산화물층(410)은 산소 공공 밀도가 낮은 금속 산화물 예컨대, 화학양론비를 만족하는 금속 산화물을 포함할 수 있다.
이어서, 제1 금속 산화물층(410) 상에 버퍼층(420)을 형성한다. 버퍼층(420)으로는 금속 산화물 뿐만 아니라 다양한 절연 물질, 도전 물질, 반도체 물질 등이 이용될 수 있다.
도 4b를 참조하면, 제1 금속 산화물층(410)으로 질소(N)를 임플란트(implant)하여 질소 도핑된 제1 금속 산화물층(412)을 형성한다.
도 4c를 참조하면, 버퍼층(420)을 제거한다.
이어서, 질소 도핑된 제1 금속 산화물층(412) 상에 제4 금속 산화물층(440)을 형성한다. 제4 금속 산화물층(440)은 도 1a의 제2 금속 산화물층(120)과 실질적으로 동일할 수 있다.
이어서, 제4 금속 산화물층(440) 상에 제2 도전층(430)을 형성한다.
도 5a는 본 발명의 일 실시예에 따른 반도체 장치를 설명하기 위한 사시도이고, 도 5b는 도 5a의 장치에서 쓰기 동작시 하부 배선 및 상부 배선에 인가되는 전압을 나타낸 도면이다.
도 5a를 참조하면, 본 발명의 일 실시예에 따른 반도체 장치는 기판(미도시됨) 상에 형성되고 제1 방향으로 연장하는 복수의 하부 배선(L1)과, 하부 배선(L1) 상에 위치하고 제1 방향과 교차하는 제2 방향으로 연장하는 복수의 상부 배선(L2)과, 하부 배선(L1)과 상부 배선(L2)의 교차점마다 배치되면서 하부 배선(L1)과 상부 배선(L2) 사이에 개재되는 가변 저항 소자(10)를 포함할 수 있다. 이로써 크로스 포인트 구조의 반도체 장치가 구현될 수 있다.
여기서, 가변 저항 소자(10)는 전술한 도 1a의 가변 저항 소자(10)와 실질적으로 동일하며, 질소 도핑된 제1 금속 산화물층(110) 및 제2 금속 산화물층(120)을 포함할 수 있다.
본 실시예에서, 하부 배선(L1)은 도 3c의 제1 도전층(300)과 대응할 수 있고, 상부 배선(L2)은 도 3c의 제2 도전층(330)과 대응할 수 있다.
다른 실시예에서, 가변 저항 소자(10)의 상부 또는 하부에는 가변 저항 소자(10)와 함께 패터닝되어 동일한 평면 형상을 갖는 전극(미도시됨)이 배치될 수 있다. 이러한 경우 가변 저항 소자(10) 하부의 전극은 도 3c의 제1 도전층(300)과 대응할 수 있고 가변 저항 소자(10) 상부의 전극은 도 3c의 제2 도전층(330)과 대응할 수 있다.
도 5b를 참조하면, 도 5a의 반도체 장치에서 선택된(selected) 가변 저항 소자(10)의 저항을 변경시키는 쓰기 동작시, 선택된 가변 저항 소자(10)에 연결된 하부 배선(L1) 및 상부 배선(L2)에 각각 1/2Vw, -1/2Vw의 전압을 인가함으로써 선택된 가변 저항 소자(10)에 쓰기 전압(Vw)이 인가된다. 나머지 하부 배선(L1) 및 상부 배선(L2)에는 0V가 인가될 수 있다. 이때, 선택된 가변 저항 소자(10)와 하부 배선(L1) 또는 상부 배선(L2)을 공유하면서 비선택된 가변 저항 소자(10)에는 1/2Vw 또는 -1/2Vw의 전압이 인가될 수밖에 없다. 즉, 선택된 가변 저항 소자(10)와 하부 배선(L1) 또는 상부 배선(L2)을 공유하면서 비선택된 가변 저항 소자(10)에는 리드 전압(도 1b 및 도 2b의 Vr 참조)과 유사한 전압이 인가되는 것이다. 도 1b 및 도 2b를 다시 참조하면, 본 실시예의 가변 저항 소자(10)는 비교예에 비하여 리드 전압(Vr)에서 온 전류(Ion) 및 오프 전류(Ioff)의 레벨이 낮다. 따라서, 크로스 포인트 구조의 반도체 장치에서 비선택된 가변 저항 소자(10)에 리드 전압(Vr)과 유사한 전압이 인가되더라도 이 비선택된 가변 저항 소자(10)로의 스니크 커런트(sneak current)가 감소하게 됨을 알 수 있다.
도 6은 본 발명의 일 실시예에 따른 마이크로프로세서(1000)의 구성도이다.
도 6에 도시된 바와 같이, 마이크로프로세서(Micro Processor Unit, 1000)는 다양한 외부 장치로부터 데이터를 받아서 처리한 후 그 결과를 외부 장치로 보내는 일련의 과정을 제어하고 조정하는 일을 수행할 수 있으며 기억부(1010), 연산부(1020) 및 제어부(1030)를 포함할 수 있다. 마이크로프로세서(1000)는 중앙 처리 장치(Central Processing Unit; CPU), 그래픽 처리 장치(Graphic Processing Unit; GPU), 디지털 신호 처리 장치(Digital Signal Processor; DSP), 어플리케이션 프로세서(Application Processor; AP) 등 각종 처리장치 일 수 있다.
기억부(1010)는 프로세서 레지스터(Processor register) 또는 레지스터(Register)로 마이크로프로세서(1000) 내에서 데이터를 저장하는 부분으로 데이터 레지스터, 주소 레지스터 및 부동 소수점 레지스터를 포함할 수 있으며 이외에 다양한 레지스터를 포함할 수 있다. 기억부(1010)는 연산부(1020)에서 연산을 수행하는 데이터나 수행결과 데이터, 수행을 위한 데이터가 저장되어 있는 주소를 일시적으로 저장하는 역할을 수행할 수 있다.
기억부(1010)는 전술한 반도체 장치의 실시예들 중 하나를 포함할 수 있다. 전술한 실시예에 따른 반도체 장치를 포함한 기억부(1010)는 제1 도전층; 제2 도전층; 및 상기 제1 도전층과 상기 제2 도전층 사이에 개재되고, 질소 도핑된(N-doped) 제1 금속 산화물층 및 상기 질소 도핑된 제1 금속 산화물층보다 산소 공공 밀도가 높은 제2 금속 산화물층을 포함하는 가변 저항 소자를 포함할 수 있다. 이를 통해, 기억부(1010)의 특성 향상이 가능하다. 결과적으로, 마이크로프로세서(1000)의 특성 향상이 가능하다.
연산부(1020)는 마이크로프로세서(1000)의 내부에서 연산을 수행하는 부분으로 제어부(1030)가 명령을 해독한 결과에 따라서 여러 가지 사칙 연산 또는 논리 연산을 수행한다. 연산부(1020)는 하나 이상의 산술 논리 연산 장치(Arithmetic and Logic Unit; ALU)를 포함할 수 있다.
제어부(1030)는 기억부(1010)나 연산부(1020) 및 마이크로프로세서(1000) 외부 장치로부터의 신호를 수신 받아 명령의 추출이나 해독, 입력이나 출력의 제어 등을 하고, 프로그램으로 나타내어진 처리를 실행한다.
본 실시예에 따른 마이크로프로세서(1000)는 기억부(1010) 이외에 외부 장치로부터 입력되거나 외부 장치로 출력할 데이터를 임시 저장할 수 있는 캐시 메모리부(1040)를 추가로 포함할 수 있으며, 이 경우 버스 인터페이스(1050)를 통해 기억부(1010), 연산부(1020) 및 제어부(1030)와 데이터를 주고 받을 수 있다.
도 7은 본 발명의 일 실시예에 따른 프로세서(1100)의 구성도이다.
도 7에 도시된 바와 같이, 프로세서(1100)는 다양한 외부 장치로부터 데이터를 받아서 처리한 후 그 결과를 외부 장치로 보내는 일련의 과정을 제어하고 조정하는 일을 수행하는 마이크로프로세서 이외의 다양한 기능을 포함하여 성능 향상 및 다기능을 구현할 수 있으며 코어부(1110), 캐시 메모리부(1120) 및 버스 인터페이스(1430)를 포함할 수 있다. 본 실시예의 코어부(1110)는 외부 장치로부터 입력된 데이터를 산술 논리 연산하는 부분으로 기억부(1111), 연산부(1112), 제어부(1113)를 포함할 수 있다. 프로세서(1100)는 멀티 코어 프로세서(Multi Core Processor), 그래픽 처리 장치(Graphic Processing Unit; GPU), 어플리케이션 프로세서(Application Processor; AP) 등 각종 시스템 온 칩(System on Chip; SoC)일 수 있다.
기억부(1111)는 프로세서 레지스터(Processor register) 또는 레지스터(Register)로 프로세서(1100) 내에서 데이터를 저장하는 부분으로 데이터 레지스터, 주소 레지스터 및 부동 소수점 레지스터를 포함할 수 있으며 이외에 다양한 레지스터를 포함할 수 있다. 기억부(1111)는 연산부(1112)에서 연산을 수행하는 데이터나 수행결과 데이터, 수행을 위한 데이터가 저장되어 있는 주소를 일시적으로 저장하는 역할을 수행할 수 있다. 연산부(1112)는 프로세서(1100)의 내부에서 연산을 수행하는 부분으로 제어부(1113)가 명령을 해독한 결과에 따라서 여러 가지 사칙 연산 또는 논리 연산을 수행한다. 연산부(1112)는 하나 이상의 산술 놀리 연산 장치(Arithmetic and Logic Unit; ALU)를 포함할 수 있다. 제어부(1113)는 기억부(1111)나 연산부(1112) 및 프로세서(1100) 외부 장치로부터의 신호를 수신 받아 명령의 추출이나 해독, 입력이나 출력의 제어 등을 하고, 프로그램으로 나타내어진 처리를 실행한다.
캐시 메모리부(1120)는 고속으로 동작하는 코어부(1110)와는 달리 저속의 외부 장치의 데이터 처리 속도 차이를 보완하기 위해 임시로 데이터를 저장하는 부분으로 1차 저장부(1121), 2차 저장부(1122) 및 3차 저장부(1123)를 포함할 수 있다. 일반적으로 캐시 메모리부(1120)는 1차, 2차 저장부(1121, 1122)를 포함하며 고용량이 필요할 경우 3차 저장부(1123)를 포함할 수 있으며, 필요시 더 많은 저장부를 포함할 수 있다. 즉 캐시 메모리부(1120)가 포함하는 저장부의 개수는 설계에 따라 달라질 수 있다. 여기서, 1차, 2차, 3차 저장부(1121, 1122, 1123)의 데이터 저장 및 판별하는 처리 속도는 같을 수도 있고 다를 수도 있다. 각 저장부의 처리 속도가 다른 경우, 1차 저장부의 속도가 제일 빠를 수 있다. 캐시 메모리부의 1차 저장부(1121), 2차 저장부(1122) 및 3차 저장부(1123) 중 어느 하나 이상의 저장부는 전술한 반도체 장치의 실시예들 중 하나를 포함할 수 있다. 전술한 실시예에 따른 반도체 장치를 포함한 캐시 메모리부(1120)는 제1 도전층; 제2 도전층; 및 상기 제1 도전층과 상기 제2 도전층 사이에 개재되고, 질소 도핑된(N-doped) 제1 금속 산화물층 및 상기 질소 도핑된 제1 금속 산화물층보다 산소 공공 밀도가 높은 제2 금속 산화물층을 포함하는 가변 저항 소자를 포함할 수 있다. 이를 통해 캐시 메모리부(1120)의 특성 향상이 가능하다. 결과적으로, 프로세서(1100)의 특성 향상이 가능하다. 도 7에는 1차, 2차, 3차 저장부(1121, 1122, 1123)가 모두 캐시 메모리부(1120)의 내부에 구성된 경우를 도시하였으나 캐시 메모리부(1120)의 1차, 2차, 3차 저장부(1121, 1122, 1123)는 모두 코어부(1110)의 외부에 구성될 수 있으며, 코어부(1110)와 외부 장치간의 처리 속도 차이를 보완할 수 있다. 또한, 캐시 메모리부(1120)의 1차 저장부(1121)는 코어부(1110)의 내부에 위치할 수 있으며 2차 저장부(1122) 및 3차 저장부(1123)는 코어부(1110)의 외부에 구성하여 처리 속도 보완을 위한 기능을 좀 더 강화시킬 수 있다.
버스 인터페이스(1430)는 코어부(1110)와 캐시 메모리부(1120)를 연결하여 데이터를 효율적으로 전송할 수 있게 해주는 부분이다.
본 실시예에 따른 프로세서(1100)는 다수의 코어부(1110)를 포함할 수 있으며 다수의 코어부(1110)가 캐시 메모리부(1120)를 공유할 수 있다. 다수의 코어부(1110)와 캐시 메모리부(1120)는 버스 인터페이스(1430)를 통해 연결될 수 있다. 다수의 코어부(1110)는 모두 상술한 코어부의 구성과 동일하게 구성될 수 있다. 다수의 코어부(1110)를 포함할 경우, 캐시 메모리부(1120)의 1차 저장부(1121)는 다수의 코어부(1110)의 개수에 대응하여 각각의 코어부(1110) 내에 구성되고 2차 저장부(1122)와 3차 저장부(1123)는 하나로 다수의 코어부(1110)의 외부에 버스 인터페이스(1430)를 통해 공유되도록 구성될 수 있다. 여기서, 1차 저장부(1121)의 처리 속도가 2차, 3차 저장부(1122, 1123)의 처리 속도보다 빠를 수 있다.
본 실시예에 따른 프로세서(1100)는 데이터를 저장하는 임베디드(Embedded) 메모리부(1140), 외부 장치와 유선 또는 무선으로 데이터를 송수신 할 수 있는 통신모듈부(1150), 외부 기억 장치를 구동하는 메모리 컨트롤부(1160), 외부 인터페이스 장치에 프로세서(1100)에서 처리된 데이터나 외부 입력장치에서 입력된 데이터를 가공하고 출력하는 미디어처리부(1170)를 추가로 포함할 수 있으며, 이 이외에도 다수의 모듈을 포함할 수 있다. 이 경우 추가된 다수의 모듈들은 버스 인터페이스(1430)를 통해 코어부(1110), 캐시 메모리부(1120) 및 상호간 데이터를 주고 받을 수 있다.
여기서 임베디드 메모리부(1140)는 휘발성 메모리뿐만 아니라 비휘발성 메모리를 포함할 수 있다. 휘발성 메모리는 DRAM(Dynamic Random Access Memory), Moblie DRAM, SRAM(Static Random Access Memory) 등을 포함할 수 있으며, 비휘발성 메모리는 ROM(Read Only Memory), Nor Flash Memory, NAND Flash Memory, 상변환 메모리(Phase Change Random Access Memory; PRAM), 저항 메모리(Resistive Random Access Memory;RRAM), 스핀 주입 메모리(Spin Transfer Torque Random Access Memory; STTRAM), 자기메모리(Magnetic Random Access Memory; MRAM) 등을 포함할 수 있다.
통신모듈부(1150)는 유선 네트워크와 연결할 수 있는 모듈과 무선 네트워크와 연결할 수 있는 모듈을 모두 포함할 수 있다. 유선 네트워크 모듈은 유선랜(Local Area Network; LAN), 유에스비(Universal Serial Bus; USB), 이더넷(Ethernet), 전력선통신(Power Line Communication; PLC) 등을 포함할 수 있으며, 무선 네트워크 모듈은 적외선 통신(Infrared Data Association; IrDA), 코드 분할 다중 접속(Code Division Multiple Access; CDMA), 시분할 다중 접속(Time Division Multiple Access; TDMA), 주파수 분할 다중 접속(Frequency Division Multiple Access; FDMA), 무선랜(Wireless LAN), 지그비(Zigbee), 유비쿼터스 센서 네트워크(Ubiquitous Sensor Network; USN), 블루투스(Bluetooth), RFID(Radio Frequency IDentification), 롱텀에볼루션(Long Term Evolution; LTE), 근거리 무선통신(Near Field Communication; NFC), 광대역 무선 인터넷(Wireless Broadband Internet; Wibro), 고속 하향 패킷 접속(High Speed Downlink Packet Access; HSDPA), 광대역 코드 분할 다중 접속(Wideband CDMA; WCDMA), 초광대역 통신(Ultra WideBand; UWB) 등을 포함할 수 있다.
메모리 컨트롤부(1160)는 프로세서(1100)와 서로 다른 통신 규격에 따라 동작하는 외부 저장 장치 사이에 전송되는 데이터를 관리하기 위한 것으로 각종 메모리 컨트롤러, IDE(Integrated Device Electronics), SATA(Serial Advanced Technology Attachment), SCSI(Small Computer System Interface), RAID(Redundant Array of Independent Disks), SSD(Solid State Disk), eSATA(External SATA), PCMCIA(Personal Computer Memory Card International Association), USB(Universal Serial Bus), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등을 제어하는 컨트롤러를 포함 할 수 있다.
미디어처리부(1170)는 프로세서(1100)에서 처리된 데이터나 외부 입력장치에서 입력된 데이터를 가공하여 영상, 음성 및 기타 형태로 전달되도록 외부 인터페이스 장치로 출력하는 그래픽 처리 장치(Graphics Processing Unit; GPU), 디지털 신호 처리 장치(Digital Signal Processor; DSP), 고선명 오디오(High Definition Audio; HD Audio), 고선명 멀티미디어 인터페이스(High Definition Multimedia Interface; HDMI) 컨트롤러 등을 포함할 수 있다.
도 8은 본 발명의 일 실시예에 따른 시스템(1200)의 구성도이다.
도 8에 도시된 바와 같이, 시스템(1200)은 데이터를 처리하는 장치로 데이터에 대하여 일련의 조작을 행하기 위해 입력, 처리, 출력, 통신, 저장 등을 수행할 수 있으며 프로세서(1210), 주기억 장치(1220), 보조기억 장치(1230), 인터페이스 장치(1240)를 포함할 수 있다. 본 실시예의 시스템은 컴퓨터(Computer), 서버(Server), PDA(Personal Digital Assistant), 휴대용 컴퓨터(Portable Computer), 웹 타블렛(Web Tablet), 무선 폰(Wireless Phone), 모바일 폰(Mobile Phone), 스마트 폰(Smart Phone), 디지털 뮤직 플레이어(Digital Music Player), PMP(Portable Multimedia Player), 카메라(Camera), 위성항법장치(Global Positioning System; GPS), 비디오 카메라(Video Camera), 음성 녹음기(Voice Recorder), 텔레매틱스(Telematics), AV시스템(Audio Visual System), 스마트 텔레비전(Smart Television) 등 프로세스를 사용하여 동작하는 각종 전자 시스템일 수 있다.
프로세서(1210)는 입력된 명령어의 해석과 시스템에 저장된 자료의 연산, 비교 등의 처리를 제어하는 시스템의 핵심적인 구성으로 마이크로프로세서(Micro Processor Unit; MPU), 중앙 처리 장치(Central Processing Unit; CPU), 싱글/멀티 코어 프로세서(Single/Multi Core Processor), 그래픽 처리 장치(Graphic Processing Unit; GPU), 어플리케이션 프로세서(Application Processor; AP), 디지털 신호 처리 장치(Digital Signal Processor; DSP) 등으로 구성할 일 수 있다.
주기억장치(1220)는 프로그램이 실행될 때 보조기억장치(1230)로부터 프로그램이나 자료를 이동시켜 실행시킬 수 있는 기억장소로 전원이 끊어져도 기억된 내용이 보존되며 전술한 실시예에 따른 반도체 장치를 포함할 수 있다. 주기억장치(1220)는 제1 도전층; 제2 도전층; 및 상기 제1 도전층과 상기 제2 도전층 사이에 개재되고, 질소 도핑된(N-doped) 제1 금속 산화물층 및 상기 질소 도핑된 제1 금속 산화물층보다 산소 공공 밀도가 높은 제2 금속 산화물층을 포함하는 가변 저항 소자를 포함할 수 있다. 이를 통해, 주기억장치(1220)의 특성 향상이 가능하다. 결과적으로, 시스템(1200)의 특성 향상이 가능하다. 더불어, 주기억장치(1220)는 전원이 꺼지면 모든 내용이 지워지는 휘발성 메모리 타입의 에스램(Static Random Access Memory; SRAM), 디램(Dynamic Random Access Memory) 등을 더 포함 할 수 있다. 이와는 다르게, 주기억장치(1220)는 본 발명의 실시예에 따른 반도체 장치를 포함하지 않고 전원이 꺼지면 모든 내용이 지워지는 휘발성 메모리 타입의 에스램(Static Random Access Memory; SRAM), 디램(Dynamic Random Access Memory) 등을 포함 할 수 있다.
보조기억장치(1230)는 프로그램 코드나 데이터를 보관하기 위한 기억장치를 말한다. 주기억장치(1220)보다 속도는 느리지만 많은 자료를 보관할 수 있으며 전술한 실시예에 따른 반도체 장치를 포함할 수 있다. 보조기억장치(1230)는 제1 도전층; 제2 도전층; 및 상기 제1 도전층과 상기 제2 도전층 사이에 개재되고, 질소 도핑된(N-doped) 제1 금속 산화물층 및 상기 질소 도핑된 제1 금속 산화물층보다 산소 공공 밀도가 높은 제2 금속 산화물층을 포함하는 가변 저항 소자를 포함할 수 있다. 이를 통해, 보조기억장치(1230)의 특성 향상이 가능하다. 결과적으로, 시스템(1200)의 특성 향상이 가능하다. 더불어, 보조기억장치(1230)는 자기를 이용한 자기테이프, 자기디스크, 빛을 이용한 레이져 디스크, 이들 둘을 이용한 광자기디스크, 고상 디스크(Solid State Disk; SSD), USB메모리(Universal Serial Bus Memory; USB Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등의 데이터 저장 시스템(도 13의 1300 참조)을 더 포함할 수 있다. 이와는 다르게, 보조기억장치(1230)는 전술한 실시예의 반도체 장치를 포함하지 않고 자기를 이용한 자기테이프, 자기디스크, 빛을 이용한 레이져 디스크, 이들 둘을 이용한 광자기디스크, 고상 디스크(Solid State Disk; SSD), USB메모리(Universal Serial Bus Memory; USB Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등의 데이터 저장 시스템(도 13의 1300 참조)들을 포함할 수 있다.
인터페이스 장치(1240)는 본 실시예의 시스템과 외부 장치의 명령 및 데이터 등을 교환하기 위한 것일 수 있으며, 키패드(keypad), 키보드(keyboard), 마우스(Mouse), 스피커(Speaker), 마이크(Mike), 표시장치(Display), 각종 휴먼 인터페이스 장치(Human Interface Device; HID)들 및 통신장치일 수 있다. 통신장치는 유선 네트워크와 연결할 수 있는 모듈과 무선 네트워크와 연결할 수 있는 모듈을 모두 포함할 수 있다. 유선 네트워크 모듈은 유선랜(Local Area Network; LAN), 유에스비(Universal Serial Bus; USB), 이더넷(Ethernet), 전력선통신(Power Line Communication; PLC) 등을 포함할 수 있으며, 무선 네트워크 모듈은 적외선 통신(Infrared Data Association; IrDA), 코드 분할 다중 접속(Code Division Multiple Access; CDMA), 시분할 다중 접속(Time Division Multiple Access; TDMA), 주파수 분할 다중 접속(Frequency Division Multiple Access; FDMA), 무선랜(Wireless LAN), 지그비(Zigbee), 유비쿼터스 센서 네트워크(Ubiquitous Sensor Network; USN), 블루투스(Bluetooth), RFID(Radio Frequency IDentification), 롱텀에볼루션(Long Term Evolution; LTE), 근거리 무선통신(Near Field Communication; NFC), 광대역 무선 인터넷(Wireless Broadband Internet; Wibro), 고속 하향 패킷 접속(High Speed Downlink Packet Access; HSDPA), 광대역 코드 분할 다중 접속(Wideband CDMA; WCDMA), 초광대역 통신(Ultra WideBand; UWB) 등을 포함할 수 있다.
도 9는 본 발명의 일 실시예에 따른 데이터 저장 시스템(1300)의 구성도이다.
도 9에 도시된 바와 같이, 데이터 저장 시스템(1300)은 데이터 저장을 위한 구성으로 비휘발성 특성을 가지는 저장 장치(1310), 이를 제어하는 컨트롤러(1320) 및 외부 장치와 연결하는 인터페이스(1330)를 포함할 수 있다. 데이터 저장 시스템(1300)은 하드 디스크(Hard Disk Drive; HDD), 광학 드라이브(Compact Disc Read Only Memory; CDROM), DVD(Digital Versatile Disc), 고상 디스크(Solid State Disk; SSD) 등의 디스크 형태와 USB메모리(Universal Serial Bus Memory; USB Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등의 카드 형태일 수 있다.
컨트롤러(1320)는 저장 장치(1310)와 인터페이스(1330) 사이에서 데이터의 교환을 제어할 수 있다. 이를 위해 컨트롤러(1320)는 데이터 저장 시스템(1300) 외부에서 인터페이스(1330)를 통해 입력된 명령어들을 연산 및 처리하기 위한 프로세서(1321)를 포함할 수 있다.
인터페이스(1330)는 데이터 저장 시스템(1300)과 외부 장치간에 명령 및 데이터 등을 교환하기 위한 것으로 데이터 저장 시스템(1300)이 카드인 경우 USB(Universal Serial Bus Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF)와 호환되는 인터페이스 일 수 있다. 디스크 형태일 경우 IDE(Integrated Device Electronics), SATA(Serial Advanced Technology Attachment), SCSI(Small Computer System Interface), eSATA(External SATA), PCMCIA(Personal Computer Memory Card International Association), USB(Universal Serial Bus)와 호환되는 인터페이스일 수 있다.
본 실시예의 데이터 저장 시스템(1300)은 외부 장치와의 인터페이스, 컨트롤러, 및 시스템의 다양화, 고성능화에 따라 인터페이스(1330)와 저장 장치(1310)간의 데이터의 전달을 효율적으로 하기 위한 임시 저장 장치(1340)를 포함할 수 있다. 저장 장치(1310) 및 데이터를 임시로 저장하는 임시 저장 장치(1340)는 전술한 실시예에 따른 반도체 장치를 포함할 수 있다. 저장 장치(1310) 또는 임시 저장 장치(1340)는 제1 도전층; 제2 도전층; 및 상기 제1 도전층과 상기 제2 도전층 사이에 개재되고, 질소 도핑된(N-doped) 제1 금속 산화물층 및 상기 질소 도핑된 제1 금속 산화물층보다 산소 공공 밀도가 높은 제2 금속 산화물층을 포함하는 가변 저항 소자를 포함할 수 있다. 이를 통해, 저장 장치(1310) 또는 임시 저장 장치(1340)의 특성 향상이 가능하다. 결과적으로, 데이터 저장 시스템(1300)의 특성 향상이 가능하다.
도 10은 본 발명의 일 실시예에 따른 메모리 시스템(1400)의 구성도이다.
도 10에 도시된 바와 같이, 메모리 시스템(1400)은 데이터 저장을 위한 구성으로 비휘발성 특성을 가지는 메모리(1410), 이를 제어하는 메모리 컨트롤러(1420) 및 외부 장치와 연결하는 인터페이스(1430)를 포함할 수 있다. 메모리 시스템(1400)은 고상 디스크(Solid State Disk; SSD), USB메모리(Universal Serial Bus Memory; USB Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등의 카드 형태일 수 있다.
데이터를 저장하는 메모리(1410)는 전술한 실시예에 따른 반도체 장치를 포함할 수 있다. 메모리(1410)는 제1 도전층; 제2 도전층; 및 상기 제1 도전층과 상기 제2 도전층 사이에 개재되고, 질소 도핑된(N-doped) 제1 금속 산화물층 및 상기 질소 도핑된 제1 금속 산화물층보다 산소 공공 밀도가 높은 제2 금속 산화물층을 포함하는 가변 저항 소자를 포함할 수 있다. 이를 통해, 메모리(1410)의 특성 향상이 가능하다. 결과적으로, 메모리 시스템(1400)의 특성 향상이 가능하다. 더불어, 본 실시예의 메모리는 비휘발성인 특성을 가지는 ROM(Read Only Memory), Nor Flash Memory, NAND Flash Memory, 상변환 메모리(Phase Change Random Access Memory; PRAM), 저항 메모리(Resistive Random Access Memory;RRAM), 자기메모리(Magnetic Random Access Memory; MRAM) 등을 더 포함할 수 있다.
메모리 컨트롤러(1420)는 메모리(1410)와 인터페이스(1430) 사이에서 데이터의 교환을 제어할 수 있다. 이를 위해 메모리 컨트롤러(1420)는 메모리 시스템(1400) 외부에서 인터페이스(1430)를 통해 입력된 명령어들을 연산 및 처리하기 위한 프로세서(1421)를 포함할 수 있다.
인터페이스(1430)는 메모리 시스템(1400)과 외부 장치간에 명령 및 데이터 등을 교환하기 위한 것으로 USB(Universal Serial Bus), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF)와 호환될 수 있다.
본 실시예의 메모리 시스템(1400)은 외부 장치와의 인터페이스, 메모리 컨트롤러, 및 메모리 시스템의 다양화, 고성능화에 따라 인터페이스(1430)와 메모리(1410)간의 데이터의 입출력을 효율적으로 전달하기 위한 버퍼 메모리(1440)를 포함할 수 있다. 데이터를 임시로 저장하는 버퍼 메모리(1440)는 전술한 실시예에 따른 반도체 장치를 포함할 수 있다. 버퍼 메모리(1440)는 제1 도전층; 제2 도전층; 및 상기 제1 도전층과 상기 제2 도전층 사이에 개재되고, 질소 도핑된(N-doped) 제1 금속 산화물층 및 상기 질소 도핑된 제1 금속 산화물층보다 산소 공공 밀도가 높은 제2 금속 산화물층을 포함하는 가변 저항 소자를 포함할 수 있다. 이를 통해, 버퍼 메모리(1440)의 특성 향상이 가능하다. 결과적으로, 시스템(1400)의 특성 향상이 가능하다. 더불어, 본 실시예의 버퍼 메모리(1440)는 휘발성인 특성을 가지는 SRAM(Static Random Access Memory), DRAM(Dynamic Random Access Memory), 비휘발성인 특성을 가지는 상변환 메모리(Phase Change Random Access Memory; PRAM), 저항 메모리(Resistive Random Access Memory;RRAM), 스핀 주입 메모리(Spin Transfer Torque Random Access Memory; STTRAM), 자기메모리(Magnetic Random Access Memory; MRAM) 등을 더 포함할 수 있다. 이와는 다르게, 버퍼 메모리는 전술한 실시예의 반도체 장치를 포함하지 않고 휘발성인 특성을 가지는 SRAM(Static Random Access Memory), DRAM(Dynamic Random Access Memory), 비휘발성인 특성을 가지는 상변환 메모리(Phase Change Random Access Memory; PRAM), 저항 메모리(Resistive Random Access Memory;RRAM), 스핀 주입 메모리(Spin Transfer Torque Random Access Memory; STTRAM), 자기메모리(Magnetic Random Access Memory; MRAM) 등을 포함할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예들에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
10: 가변 저항 소자 110: 질소 도핑된 제1 금속 산화물층
120: 제2 금속 산화물층
120: 제2 금속 산화물층
Claims (17)
- 제1 도전층;
제2 도전층; 및
상기 제1 도전층과 상기 제2 도전층 사이에 개재되고, 질소 도핑된(N-doped) 제1 금속 산화물층 및 상기 질소 도핑된 제1 금속 산화물층보다 산소 공공 밀도가 높아 상기 제1 및 제2 도전층에 인가되는 전압 또는 전류에 따라 상기 질소 도핑된 제1 금속 산화물층으로 산소 공공을 공급하는 제2 금속 산화물층의 적층 구조를 포함하는 가변 저항 소자를 포함하고,
상기 질소 도핑된 제1 금속 산화물층은 상기 제2 금속 산화물층보다 상기 제1 도전층에 가깝게배치되고, 상기 제2 금속 산화물층은 상기 질소 도핑된 제1 금속 산화물층보다 상기 제2 도전층에 가깝게 배치되는
반도체 장치.
- ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈제1 항에 있어서,
상기 제2 금속 산화물층은, 상기 질소 도핑된 제1 금속 산화물층과 접하는 제1 부분 및 상기 제1부분과 상기 제2 도전층 사이에 개재되는 제2 부분을 포함하고,
상기 제1 부분의 산소 공공 밀도는 상기 제2 부분의 산소 공공 밀도보다 높은
반도체 장치.
- ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈제2 항에 있어서,
상기 제2 금속 산화물층의 상기 제1 부분은 질소를 함유하는
반도체 장치.
- 제1 항에 있어서,
상기 질소 도핑된 제1 금속 산화물층은, 화학 양론비를 만족하고,
상기 제2 금속 산화물층은 화학 양론비보다 산소가 부족한
반도체 장치.
- ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈제1 항에 있어서,
상기 제1 도전층은, 제1 방향으로 연장하는 복수의 제1 도전 라인을 포함하고,
상기 제2 도전층은, 상기 제1 방향과 교차하는 제2 방향으로 연장하는 복수의 제2 도전 라인을 포함하고,
상기 가변 저항 소자는 상기 제1 도전 라인과 상기 제2 도전 라인의 교차점에 배치되는
반도체 장치.
- 제1 도전층을 형성하는 단계;
상기 제1 도전층 상에 질소 도핑된 제1 금속 산화물층을 형성하는 단계;
상기 질소 도핑된 제1 금속 산화물층 상에 상기 질소 도핑된 제1 금속 산화물층보다 산소 공공 밀도가 높은 제2 금속 산화물층을 형성하는 단계; 및
상기 제2 금속 산화물층 상에 제2 도전층을 형성하는 단계를 포함하는
반도체 장치의 제조 방법.
- ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈제6 항에 있어서,
상기 질소 도핑된 제1 금속 산화물층 형성 단계는,
제1 금속 산화물층을 형성하는 단계; 및
상기 제1 금속 산화물층으로 질소를 임플란트하는 단계를 포함하는
반도체 장치의 제조 방법.
- ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈제7 항에 있어서,
상기 제2 금속 산화물층 형성 단계는,
상기 질소 임플란트 단계 전에, 상기 제1 금속 산화물층 상에 상기 제2 금속 산화물층의 일부를 형성하는 단계; 및
상기 질소 임플란트 단계 후에, 상기 제2 금속 산화물층의 나머지를 형성하는 단계를 포함하는
반도체 장치의 제조 방법.
- ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈제8 항에 있어서,
상기 제2 금속 산화물층의 상기 일부는, 질소를 함유하는
반도체 장치의 제조 방법.
- ◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈제8 항에 있어서,
상기 제2 금속 산화물층의 상기 일부의 두께는, 상기 제2 금속 산화물층의 상기 나머지의 두께보다 작은
반도체 장치의 제조 방법.
- ◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈제7 항에 있어서,
상기 질소 임플란트 단계 전에, 상기 제1 금속 산화물층 상에 버퍼층을 형성하는 단계; 및
상기 질소 임플란트 단계 후에, 상기 버퍼층을 제거하는 단계를 더 포함하는
반도체 장치의 제조 방법.
- 제6 항에 있어서,
상기 질소 도핑된 제1 금속 산화물층은, 화학 양론비를 만족하고,
상기 제2 금속 산화물층은 화학 양론비보다 산소가 부족한
반도체 장치의 제조 방법.
- ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈외부로부터 명령을 포함하는 신호를 수신받아 상기 명령의 추출이나 해독, 입력이나 출력의 제어를 수행하는 제어부;
상기 제어부가 명령을 해독한 결과에 따라서 연산을 수행하는 연산부; 및
상기 연산을 수행하는 데이터, 상기 연산을 수행한 결과에 대응하는 데이터 및 상기 연산을 수행하는 데이터의 주소 중 하나 이상을 저장하는 기억부를 포함하고,
상기 기억부는,
제1 도전층;
제2 도전층; 및
상기 제1 도전층과 상기 제2 도전층 사이에 개재되고, 질소 도핑된(N-doped) 제1 금속 산화물층 및 상기 질소 도핑된 제1 금속 산화물층보다 산소 공공 밀도가 높아 상기 제1 및 제2 도전층에 인가되는 전압 또는 전류에 따라 상기 질소 도핑된 제1 금속 산화물층으로 산소 공공을 공급하는 제2 금속 산화물층의 적층 구조를 포함하는 가변 저항 소자를 포함하고,
상기 질소 도핑된 제1 금속 산화물층은 상기 제2 금속 산화물층보다 상기 제1 도전층에 가깝게배치되고, 상기 제2 금속 산화물층은 상기 질소 도핑된 제1 금속 산화물층보다 상기 제2 도전층에 가깝게 배치되는
마이크로프로세서. - ◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈외부로부터 입력된 명령에 따라 데이터를 이용하여 상기 명령에 대응하는 연산을 수행하는 코어부;
상기 연산을 수행하는 데이터, 상기 연산을 수행한 결과에 대응하는 데이터 및 상기 연산을 수행하는 데이터의 주소 중 하나 이상을 저장하는 캐시 메모리부; 및
상기 코어부와 상기 캐시 메모리부 사이에 연결되고, 상기 코어부와 상기 캐시 메모리부 사이에 데이터를 전송하는 버스 인터페이스를 포함하고,
상기 캐시 메모리부는,
제1 도전층;
제2 도전층; 및
상기 제1 도전층과 상기 제2 도전층 사이에 개재되고, 질소 도핑된(N-doped) 제1 금속 산화물층 및 상기 질소 도핑된 제1 금속 산화물층보다 산소 공공 밀도가 높아 상기 제1 및 제2 도전층에 인가되는 전압 또는 전류에 따라 상기 질소 도핑된 제1 금속 산화물층으로 산소 공공을 공급하는 제2 금속 산화물층의 적층 구조를 포함하는 가변 저항 소자를 포함하고,
상기 질소 도핑된 제1 금속 산화물층은 상기 제2 금속 산화물층보다 상기 제1 도전층에 가깝게배치되고, 상기 제2 금속 산화물층은 상기 질소 도핑된 제1 금속 산화물층보다 상기 제2 도전층에 가깝게 배치되는
프로세서.
- ◈청구항 15은(는) 설정등록료 납부시 포기되었습니다.◈외부로부터 입력된 명령을 해석하고 상기 명령을 해석한 결과에 따라 정보의 연산을 제어하는 프로세서;
상기 명령을 해석하기 위한 프로그램, 상기 정보를 저장하기 위한 보조기억장치;
상기 프로그램을 실행할 때 상기 프로세서가 상기 프로그램 및 상기 정보를 이용해 상기 연산을 수행할 수 있도록 상기 보조기억장치로부터 상기 프로그램 및 상기 정보를 이동시켜 저장하는 주기억장치; 및
상기 프로세서, 상기 보조기억장치 및 상기 주기억장치 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스 장치를 포함하고,
상기 보조기억장치 및 상기 주기억장치 중 하나 이상은,
제1 도전층;
제2 도전층; 및
상기 제1 도전층과 상기 제2 도전층 사이에 개재되고, 질소 도핑된(N-doped) 제1 금속 산화물층 및 상기 질소 도핑된 제1 금속 산화물층보다 산소 공공 밀도가 높아 상기 제1 및 제2 도전층에 인가되는 전압 또는 전류에 따라 상기 질소 도핑된 제1 금속 산화물층으로 산소 공공을 공급하는 제2 금속 산화물층의 적층 구조를 포함하는 가변 저항 소자를 포함하고,
상기 질소 도핑된 제1 금속 산화물층은 상기 제2 금속 산화물층보다 상기 제1 도전층에 가깝게배치되고, 상기 제2 금속 산화물층은 상기 질소 도핑된 제1 금속 산화물층보다 상기 제2 도전층에 가깝게 배치되는
시스템.
- ◈청구항 16은(는) 설정등록료 납부시 포기되었습니다.◈데이터를 저장하며 공급되는 전원에 관계없이 저장된 데이터가 유지되는 저장 장치;
외부로부터 입력된 명령에 따라 상기 저장 장치의 데이터 입출력을 제어하는 컨트롤러;
상기 저장 장치와 외부 사이에 교환되는 데이터를 임시로 저장하는 임시 저장 장치; 및
상기 저장 장치, 상기 컨트롤러 및 상기 임시 저장 장치 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스를 포함하고,
상기 저장 장치 및 상기 임시 저장 장치 중 하나 이상은,
제1 도전층;
제2 도전층; 및
상기 제1 도전층과 상기 제2 도전층 사이에 개재되고, 질소 도핑된(N-doped) 제1 금속 산화물층 및 상기 질소 도핑된 제1 금속 산화물층보다 산소 공공 밀도가 높아 상기 제1 및 제2 도전층에 인가되는 전압 또는 전류에 따라 상기 질소 도핑된 제1 금속 산화물층으로 산소 공공을 공급하는 제2 금속 산화물층의 적층 구조를 포함하는 가변 저항 소자를 포함하고,
상기 질소 도핑된 제1 금속 산화물층은 상기 제2 금속 산화물층보다 상기 제1 도전층에 가깝게배치되고, 상기 제2 금속 산화물층은 상기 질소 도핑된 제1 금속 산화물층보다 상기 제2 도전층에 가깝게 배치되는
데이터 저장 시스템.
- ◈청구항 17은(는) 설정등록료 납부시 포기되었습니다.◈데이터를 저장하며 공급되는 전원에 관계없이 저장된 데이터가 유지되는 메모리;
외부로부터 입력된 명령에 따라 상기 메모리의 데이터 입출력을 제어하는 메모리 컨트롤러;
상기 메모리와 외부 사이에 교환되는 데이터를 버퍼링하기 위한 버퍼 메모리; 및
상기 메모리, 상기 메모리 컨트롤러 및 상기 버퍼 메모리 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스를 포함하고,
상기 메모리 및 상기 버퍼 메모리 중 하나 이상은,
제1 도전층;
제2 도전층; 및
상기 제1 도전층과 상기 제2 도전층 사이에 개재되고, 질소 도핑된(N-doped) 제1 금속 산화물층 및 상기 질소 도핑된 제1 금속 산화물층보다 산소 공공 밀도가 높아 상기 제1 및 제2 도전층에 인가되는 전압 또는 전류에 따라 상기 질소 도핑된 제1 금속 산화물층으로 산소 공공을 공급하는 제2 금속 산화물층의 적층 구조를 포함하는 가변 저항 소자를 포함하고,
상기 질소 도핑된 제1 금속 산화물층은 상기 제2 금속 산화물층보다 상기 제1 도전층에 가깝게배치되고, 상기 제2 금속 산화물층은 상기 질소 도핑된 제1 금속 산화물층보다 상기 제2 도전층에 가깝게 배치되는
메모리 시스템.
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